2026 VLSIシンポジウムプレビュー(7) 集積回路設計分野の注目論文 - 科学大が6G向け144Gbps MIMO高密度フェーズドアレイトランシーバーを発表

まとめ

・2026 VLSIシンポジウムにおけるサーキット分野の注目論文は全部で10件
・ワイヤレス分野の注目論文は東京科学大学とダブリン大学の2件
・データコンバータ分野はサムスンの1件
・Intelはパワーマネジメント回路とセンサ回路の2件に注目

2026 VLSIシンポジウムのプログラム委員会は、サーキット(半導体集積回路設計)分野の注目論文として10件を選出した。今回はその中からワイヤレス回路、データ変換回路、パワーマネジメント回路とセンサ回路に関する注目論文を紹介する。

ワイヤレス回路

東京科学大学が144Gbps MIMO高密度フェーズドアレイトランシーバーを開発

A 144Gbps D-Band Dual-Polarized MIMO High-Density Phased-Array Transceiver in 65nm CMOS for 6G UE,(144Gbpsを達成する6Gユーザー機向けD帯デュアル偏波MIMO高密度フェーズドアレイトランシーバ) (論文番号:C1.5)

6Gで求められる100Gbps超の高速通信に対し、これまでD帯では伝搬損失が大きく、さらに高密度MIMO集積が困難で実用化に課題があった

東京科学大学の研究グループは、65nm CMOSプロセスを用いて世界初となるD帯デュアル偏波MIMOフェーズドアレイトランシーバを開発したことを発表する。

1チップに垂直・水平それぞれ4素子のTRXを3mm×4mmに高密度集積し、2チップ構成により8V+8Hのアレイ動作を実現。0.3mで144Gbps、3mで64Gbpsの高速通信に加え、単⼀ストリームで最大50mの長距離通信も達成し、6G向けサブTHz無線の高集積・高効率化を示している。

図1:(左)垂直・水平偏波それぞれに対してλ/4間隔でTRXを配置した高密度アーキテクチャ。(中央)3mm×4mmチップ内に4V+4H 素子を集積したトランシーバのダイ写真。(右)最大144Gbpsのデータレートと長距離通信性能を示す無線測定結果 (出所:2026 VLSI Symposium 委員会、以下すべて)

ダブリン大学が28GHz帯の位相シフト機能内蔵四相デジタル波形同期ループを発表

A 28-GHz Quadrature LO-Phase-Shifting Digital Wave-Locked Loop (WLL)(28GHz帯において位相シフト機能を内蔵した四相デジタル波形同期ループ) (論文番号:C4.4)

ミリ波PLLでは、低ジッタ・広検出範囲・高速ロックを同時に満たすことが難しく、既存方式では性能トレードオフが課題となっていた。

アイルランド・ダブリン大学の研究グループは、低ジッタ・低スプリアス・高速ロックを実現する28GHzデジタル波形同期ループを提案する。

I/Q サンプリングとアークタンジェント演算による高分解能位相検出により、57.2fsのジッタと−80.6dBcのスプリアスを達成したとする。また、360°位相シフト(分解能2.8125°)および±1.5GHzの高速周波数切替(0.59μs 未満)を実現し、ミリ波MIMO向け高性能LO生成技術を示したともする。

図2:(左)従来PLLと提案WLLの構成比較。(中央)アークタンジェント演算を用いた高分解能波形検出器。(右)28GHzにおけるジッタとスプリアス性能の比較結果

アナログ/デジタルコンバータ回路

サムスンが14nm FinFETで性能指数175.4dBを達成した低IF四相連続時間ΔΣ変調器を発表

Robust Configurable 1.5MHz / 2.5MHz IF Quadrature CT ΔΣ Modulator Using SAQB and QDNC for175.4dB FoMs in 14nm FinFET(14nm FinFETで175.4dBの性能指数を達成した低IF四相連続時間ΔΣ変調器) (論文番号:C28.5)

Bluetooth受信機では複数帯域対応と高性能A/Dコンバータ(ADC)が必要だが、従来はPVT変動や高次ノイズシェーピングの安定性に課題があった。PVT変動とは、Process(製造プロセスばらつき)、Voltage(電源電圧の変動)、Temperature(動作温度の変化)を指す。

Samsung Electronics(サムスン)の研究グループは、低IF受信機向けの高ロバストな四相ΔΣ変調器を開発したことを報告する予定。

単一アンプ構成とデジタル雑音結合技術により6次ノイズシェーピングを実現し、175dB超のFoMを達成している。50チップ測定でも±3dB以内のばらつきに抑えられており、Bluetoothなどの低IF受信機向けに有効なADC構成を示したとする。

図3:(左)SAQBとデジタル雑音結合を用いた四相ΔΣ構成。(中央)高次ノイズシェーピングを実現するQDNC機構。(右)高SNDRと帯域内雑音抑圧を示す測定スペクトル

パワーマネジメント回路

Intelがパッケージの入力電圧を引き上げる高効率レギュレータを開発

A Monolithic 20W/mm2 4.8V Input 94.8% Peak Efficiency 2-1 Switched Capacitor Voltage Regulator as First Stage Current Multiplier for Vertical Power Delivery(垂直電力供給向け第1段電流増幅器として動作する20W/mm2・4.8V入力・94.8％効率のモノリシック2:1スイッチトキャパシタ電圧レギュレータ) (論文番号:C2.1)

AI半導体の大電力化に伴い高電圧給電が必要だが、従来電源では電圧スケーリングや効率・集積性に限界があった。そこでIntelの研究グループは、SoCパッケージの入力電圧を4.8Vまで引き上げる第1段電流増幅器として動作するモノリシックスイッチトキャパシタ電圧レギュレータを開発したことを報告する予定。

スタック構造デバイスと同期動作する補助電源回路により、自己生成駆動電圧・高効率ゲート駆動・安全な起動を実現している。これにより、20W/mm²の電⼒密度と94.8％のピーク効率を達成したという。