2026 VLSIシンポジウムプレビュー(4) 世界が注目する先端CMOS技術 - Samsung、Intel、IBM、TSMCなどが発表を予定

まとめ

・2026 VLSIシンポジウムの先端CMOS技術分野の注目論文は5件
・発表者はサムスン、Intel/Intel Foundry、IBM Research、TSMC
・いずれも2nm未満の超微細プロセス実現に向けた技術

2026 VLSIシンポジウムのプログラム委員会は、先端CMOS技術分野の採択論文のうち、5件の論文を注目論文として選出した。

Samsungが3層積層CFETを半導体業界として初めて実証

First Demonstration of 3D Stacked FETs at Gate Pitch of 42nm Featuring Triple Stacked Nanosheet　Channels for Advanced Logic Applications,(先端ロジックアプリケーション向け3層積層ナノシートチャネルを特徴とするゲートピッチ42nmでの3D積層FETの初実証) (論文番号:T1-1)

Samsung Electronics(サムスン)は、同一ウェハ上のn-FETおよびp-FETの両方に3層積層ナノシートチャネルを持つ3D積層FET(CFET)を開発したことを発表する。

これは、3D積層FET(CFET)として発表されたナノシートの最大枚数であり、かつ42nmという最小ゲートピッチにより、実用化可能な最も積極的なCFETスケーリングを実証したという。

図1:(左)n-FETおよびp-FET用のゲートメタル形成後のTEM画像。(中央)ゲートピッチ42nmおよび3層積層ナノシートチャネルを持つ3D Stacked FETのウェハ完成後TEM画像。(右)n-FETおよびp-FETの電気特性(Ioff vs. Vth) (出所:2026 VLSI Symposium 委員会、以下すべて)

同⼀電力で9％の性能向上を可能とするIntel 18A-P

Intel 18A-P CMOS Technology Enhancement Featuring Advanced RibbonFET (GAA) Transistors and　PowerVia for High-Performance Computing,(高性能コンピューティング向け先端RibbonFET(GAA)トランジスタおよびPowerViaを特徴とするIntel 18A-P CMOSテクノロジー) 論文番号:T1-2)

Intel Foundryは、量産中のIntel 18A(いわゆる1.8nmプロセス)テクノロジーファミリーにおける性能向上技術を発表する。追加のロジックVT設定、スキューコーナーのタイトニング、新しい低消費電⼒および高性能デバイス、放熱性向上により、「Intel 18A-P」は同⼀電力で9％の性能向上、または同⼀性能で18％以上のエネルギー効率向上を達成し、SRAMの動作可能最低電圧(Vmin)を保ちつつ、ロジックの信頼性(NBTI)の改善を実現したという。

このIntel18A-Pは、既存のIntel 18Aと設計互換性を持つとしている。

図2:(左)Intel 18Aと比較したIntel 18A-Pの技術特徴。(中央)Intel 18A-Pにおける新デバイス(低消費電力および高性能)の性能。(右)Intel 18A-Pは、業界標準のArmコアサブブロックにおいて、Intel 18Aと比較して0.75Vで約9％の同⼀電力性能向上を実証

新機能満載のCFETインバータの実証をIntelが報告

Demonstration of CFET Inverters on Si (110) with 2X2 RibbonFETs at 45nm Gate Pitch with PowerVia　and Direct Backside Contacts,(PowerViaおよびダイレクトバックサイドコンタクトを備えた45nmゲートピッチでの2X2　RibbonFET によるSi(110)上CFETインバータの実証) (論文番号:T5-2)

Intelは、Intel 18A-Pに加え、PPA改善を提供するCFET 技術のいくつかの新機能を実証したことも報告する予定。これには、45nmゲートピッチ、PowerVia、ダイレクトバックサイドコンタクト、Intra-connect用Epi-to-Epi ビア(上部デバイスと下部デバイスの接続)、およびNMOS上にPMOSを配置するユニークな構造などが含まれるという。

さらに、PMOS性能を向上させるために、10nm未満のミドル誘電体分離(MDI)を挟んで、下層にSi(100)面を用いたNMOS、上層にSi(110)面を用いたPMOSのハイブリッドスタックを採用したことなども報告する予定だという。

図3:(左)Si(110)基板上の垂直デュアルエピ後のコンタクトポリピッチ(CPP)=45nmにおける2リボンCFETデバイスのTEM顕微鏡写真。PMOS上部配置のCFET技術となる。(中央)VCCが0.3Vから1Vの範囲でのSi(110)ウェハ上CPP=45nmにおけるCFETインバータの電圧伝達特性(VTC)。現在までのCFET技術の最大の進歩を示すものとなるという。(右)同一のモノリシックCFETプロセスで処理された接合ウェハのTEM顕微鏡写真。Si(110)およびSi(100)のチャネル方向が示されている

IBMがSiGeナノシートRMG PETを実証

High-Temperature Resilient SiGe Nanosheet PFET RMG Towards Multi-Tiered Sequential　Integration,(多階層型順次積層に向けた高温耐性SiGeナノシートRMG PFET) 論文番号:T5-4)

IBM Researchは、CFETにおいて下部にSiGe PFETを形成し、その後上部にSi NFETを順次積層することで検証された、900℃を超える高温安定性を持つSiGeナノシート(NS)リプレースメントメタルゲート(RMG)PFETの実証報告を行う予定。製作されたPFETデバイスは、70mV/decのサブスレッショルドスロープを持つ優れたId-Vg特性を示すことが確認されたとのことで、これらの結果は、多階層型順次積層への道を開くものとなるとしている。

図4:(左)SiGe GAA NSチャネル(下部)およびSi GAA NSチャネル(上部)を持つスタックFETの高レベル統合プロセスフロー。(右)熱的に安定したSiGe PFET上の積層Si NFETの断面TEM、優れたオーバーレイを示す。完全な順次積層後のSi、10％ SiGe、および20％ SiGeデバイスのId-Vg曲線。すべてのPFETデバイスは約70mV/decのサブスレッショルドスロープを示し、SiGeチャネルデバイスにおける界面トラップによる追加の劣化がないことが示唆されたという

TSMCがSuper Power Railを備えたA16 CMOSプロセス技術を発表

A16 Angstrom-class CMOS Technology featuring Enhanced Nanosheet Transistors with SuperPower　Rail (backside direct contact power delivery) for AI and HPC Applications(AIおよびHPCアプリケーション向けSuper Power Rail(バックサイドダイレクトコンタクト電力供給)を備えた強化ナノシートトランジスタを特徴とするA16オングストロームクラスCMOSテクノロジー) (論文番号:T1-5、Late news)

TSMCは、2026年第4四半期からの量産を予定しているA16プラットフォームテクノロジーを発表する。これは、Super Power Rail(SPR)と名付けられた新しいバックサイドダイレクトコンタクトを組み込んだバックサイド電力供給ソリューションを備えた最新のGAAテクノロジーで、N2P(性能強化版2nmプロセス)と比較して、同一電力で8％-10％の高速化、または15％-20％の電力改善と8％-10％のチップ密度向上を提供するという。

図5:(左)バックサイドダイレクトコンタクト(VB)電力供給を備えたA16-SPRの模式図。(中央)SPRプロセスフロー模式図およびバックサイドダイレクトコンタクト電力、フロント/バックサイドメタル、3D MiMを備えた強化ナノシートトランジスタを示すA16 SPR TEM。(右)A16はArmコアでのベンチマークにおいてN2P比で最大10％の高密度と高速化を提供するとしている