集積回路設計分野の注目論文 - TSMCが2nmプロセス採用の高効率動作SRAMを発表

まとめ

・2026 VLSIシンポジウムにおけるサーキット分野のメモリ回路の注目論文はTSMC Design Technology Japanの1件
・コンパイラ回路の注目論文はTSMCの1件
・デコーダ回路の注目論文は南方科技大学/高知工科大学の1件
・NPU回路の注目論文はMediaTekの1件
・シリコンフォトニクス回路の注目論文はNVIDIAの1件

2026 VLSIシンポジウムのプログラム委員会は、サーキット(半導体集積回路設計)分野の注目論文として10件を選出した。今回は、その中からメモリ回路、コンパイラ/デコーダ回路、NPU回路、シリコンフォトニクス回路の5件を紹介する。

メモリ回路

2.28pJ/アクセスの高効率動作する2nm SRAMをTSMCが開発

• A 2nm 37.4 Mbit/mm² Dual-Rail SRAM with Row-Access Aware Read Tracking and Write Assist Circuits Enabling 2.28 pJ/Access Energy Efficient Operation(行アクセス認識型読み出し追跡および書き込み支援回路により2.28pJ/アクセスの高効率動作を実現した2nm・37.4Mbit/mm²デュアルレールSRAM) (論文番号:C29.1)

高密度SRAMでは低電力化と高速動作の両立が必要だが、従来は読み出し・書き込み時の無駄な電力消費が課題だった。

そこで、TSMC Design Technology Japanの研究グループは、行アクセス認識型の読み出し追跡および書き込み支援回路を用いた高密度6T SRAMを開発したことを報告する予定。

読み出しではワードライン遮断タイミングの最適化により最大8.7％(平均8.5％)の動的電力削減を実現し、書き込みでは平均最大15％の電力削減を達成したとする。また、2nmのナノシート技術で実装された539kbitのデュアルレールSRAMマクロにより、37.42Mbit/mm²の高密度、0.35～1.10V(125℃)での低電圧動作、および2.28pJ/アクセスの高効率動作を実証したという。

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  図1:(左)行アクセス認識型読み出し追跡回路。(a)回路構成、(b)近距離/遠距離ビットライン読み出し時の動的電力比較。(中央)書き込み支援回路:(a)回路構成、(b)NBL波形、(c)近距離/遠距離ビットラインにおける書き込み電力比較。(右)実測シリコンデータ:(a)書き込み動的電力、(b)Vmin分布、(c)VchipとVcellのシュムープロット (出所:2026 VLSI Symposium 委員会、以下すべて)

コンパイラ回路

複数MACと多様なデータ形式に対応した2nmデジタルCIMコンパイラをTSMCが発表

• A 2nm 234.4TOPS/W and 511.9TOPS/mm² Digital Computing-in-Memory Compiler with Multiple MAC Units per Weight and Multiple Data Format Support(複数MACと多様なデータ形式に対応した2nmデジタルCIMコンパイラ) (論文番号:C8.1)

AI計算ではデータ移動とMAC処理の電力がボトルネックであり、多様なデータ形式に対応しつつ高効率・高密度化が求められていた。そこでTSMCの研究グループは、複数のデータ形式(INT8/INT4/INT16など)といった重みあたり複数のMACをサポートするCIM(Compute in Memory)コンパイラを開発したことを報告する予定。

0.38V以下の低電圧動作、最大234.4TOPS/Wの高効率、511.9TOPS/mm²の高密度を実現し、エッジAI向け計算のスケーラブルな実装技術を示すことに成功したという。

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  図2:(左)複数データ形式・複数MAC対応のCIMコンパイラ構成。(中央)2nmテストチップ外観。(右)エネルギー効率および計算密度の性能比較

デコーダ回路

高速化と低消費電力化を両立させたフルMWPMサーフェスコードデコーダを開発

• A Full-MWPM Surface Code Decoder with On-the-Fly Weight Computation and Cross-Platform Adaptability Achieving 1.9×10^-6 LER and 20.8-ns Decode Time at 4K(オンザフライ重み計算とクロスプラットフォーム適応性により4Kで1.9×10^-6の論理誤り率と20.8ns復号時間を達成したフルMWPMサーフェスコードデコーダ) (論文番号:C7.3)

量子誤り訂正では高精度なMWPM復号が必要だが、計算量・遅延・低温環境対応の観点でハードウェア実装が困難だった。

そこで中国の南方科技大学と日本の高知工科大学の研究グループは、符号距離21までのフルMWPM(最小重み完全マッチング)に対応するクライオCMOSサーフェスコードデコーダを開発したことを報告する予定。

オンザフライ重み計算により重みメモリ面積を989分の1に削減し、並列マッチングエンジンによってフルMWPMを実現したという。40nmプロセスを用いた試作チップにおいて、4K動作で論理誤り率1.9×10^-6、復号時間20.8nsを達成し、従来比で3.3倍～612倍の高速化と1回あたり2.46nJのエネルギー消費を実現したという。

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  図3:(左)提案デコーダの主な利点と全体アーキテクチャ。(中央)ロックペアベースの速度調整の測定結果:(a)FSB数に対するマッチングサイクル、(b)復号時間、(c)復号しきい値(d)。(右)性能概要および従来技術との比較

NPU回路

MediaTekがウェアラブルでの常時推論向け低消費電力NPUを発表

• TinyNPU: A 3nm 0.06–134.36 μJ/token DCIM-Based Ultra Low Power NPU for Always-On Reasoning on Wearables("ウェアラブル向け常時推論を実現する3nm・0.06～134.36μJ/トークンのDCIM型超低消費電力) (論文番号:C21.1)

ウェアラブルの常時推論では、バッテリー制約・高計算量・データ移動電力がボトルネックだった。そこで、MediaTekの研究グループは、ウェアラブル機器における常時推論(Always-on Reasoning:AoR)向けとなる3nmプロセスベースのDCIM(Digital Compute in Memory)ベースNPUを開発したことを報告する予定。

512個の8ビットMACと256KBのオンチップメモリを備え、1.47TOPSの性能を達成したという。同社の測定結果では、スマートグラスで最大10日間のバッテリー駆動を実現し、トランスフォーマモデルにおいて従来技術比で最大31.8倍のエネルギー効率向上を達成したとのことで、次世代の省電力常時推論を可能にする技術となるとしている。

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  図4:(左)TinyNPUのユースケース(ウェアラブル機器における常時推論など)。(中央)チップマイクログラフおよび測定された性能。(右)性能概要および従来技術との比較

シリコンフォト二クス回路

NVIDIAが3次元積層シリコンフォトニクスによる32Gb/s光受信機を発表

• A 32Gb/s Optical Receiver utilizing a Differential TIA with -17.3dBm Sensitivity in a 3D-stacked　Silicon Photonics Platform(3次元積層シリコンフォトニクスにて-17.3dBmの高感度を実現した差動TIA搭載32Gb/s光受信機) (論文番号:C20.2)

光受信機では感度向上が重要だが、従来の単一エンドTIAではSNRとエネルギー効率に限界があった。NVIDIAの研究グループは、3D積層シリコンフォトニクス(SiPh)プラットフォーム上で動作する32Gb/s光受信機を開発したことを発表する。

単⼀電源で動作する差動トランスインピーダンスアンプ(TIA)を採用しており、フォトダイオードにおける受信感度(OMA)は32Gb/sで-17.3dBm、28Gb/sで-18.9dBmを達成したとするほか、32Gb/s動作時のエネルギー効率は0.484pJ/bitとしている。

同受信機は、7nm FinFET CMOSの電子回路IC(EIC)を65nmシリコンフォトニクスIC(PIC)の上にCu-Cuハイブリッドボンディングで積層した構造を採用して製造されたという。

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  図5:(左)差動TIAを用いた提案受信回路の構成図。(中央)チップマイクログラフおよびエネルギー効率の内訳。(右)性能概要および従来技術との比較

オンデマンド配信による視聴も可能

なお、論文集は、2026年6月9日午後2時(米国時間、日本時間は同10日午前6時)に参加登録者に開示される。それまで、発表者や所属機関やメディアが発表内容を詳細に開示することは禁止されている。今回のシンポジウムから、論文の分量が従来の2ページから3ページに増やされ、図面大きくが見やすくなっている。

また、シンポジウムの終了1週間後から、参加登録者に向けたオンデマンド配信が行われることになっており、一般採択論文や招待論文に関する講演を自宅や職場で視聴できるが、それ以外の一部の講演・講義やパンネル討論は配信されない点に注意が必要である。

なお、VLSIシンポジウムと併催されるサテライトワークショップとして、IEEE Electron Devices Societyの主催による「2026 Silicon Nanoelectronics Workshop」が6月13日および14日に、スピントロニクス分野において世界トップレベル研究拠点である東北大学の先端スピントロニクス研究開発センター(CSIS)ならびに国際集積エレクトロニクス研究開発センター (CIES)、電気通信研究所(RIEC)が共同で主催する「2026 Spintronic Workshop on LSI」が6月14日に、VLSIシンポジウムと同じハワイの会場で開催されることになっている。