2026 VLSIシンポジウムプレビュー(5) 半導体メモリ分野の注目論文 - キオクシアやSAIMEMORYなどが高密度積層メモリ技術を発表

まとめ

・2026 VLSIシンポジウムの半導体メモリ技術分野の注目論文は5件
・発表者者はキオクシア/Sandisk、SAIMEMORY、サムスン、SK hynix
・いずれも高集積化に向けた積層のための技術

2026 VLSIシンポジウムのプログラム委員会は、テクノロジー分野の採択論文99件の中から、半導体メモリ技術に関する論文5件を注目論文として選出した。いずれも高集積を目指す積層に関する発表である。

キオクシアが進める1000層超の積層技術開発

A Multi-Stacked Cell Array Architecture with Wafer-to-Wafer Cu Direct Bonding for Ultra-High-Density 3D Flash Memory beyond 1,000 Word Lines,(1000ワード線を超える超高密度3Dフラッシュメモリ向けウェハ間Cu直接接合によるマルチ積層セルアレイアーキテクチャ) (論文番号:T1-4)

キオクシアとSandiskは、直接ウェハ接合されたマルチ積層セルアレイ(MSA)CMOS(MSA-CBA)のクアッドレベルセル(QLC)動作に世界で初めて成功したことを共同発表する。

このブレークスルーは、3Dフラッシュメモリの高積層における主要な課題であるセル電流劣化、ウェハ反り、および大ブロック(BLK)サイズを克服している。これらの結果は、1000層以上の積層を持つ超高密度3Dフラッシュメモリに向けたマイルストーンとなる。

図1:(左)順次積層および接合を示すMSA-CBAデバイス構造の概念図。(中央)各218WLを持つ2枚のアレイウェハの接合成功を示すマルチ積層セルアレイのFIB-SEM画像。大規模積層の有効性を実証。(右)個々の第1および第2セルアレイとMSA-CBA全体構造の比較は、BL選択型MSA-CBAにおける安定したVth特性と信頼性の高いQLC動作を実証 (出所:2026 VLSI Symposium 委員会、以下すべて)

TSVを用いたウェハ積層構造を持つ高帯域DRAMをSAIMEMORYが発表

Multiple-Wafer (9-layer), Extreme thin (3μm-Si per stack) and Innovative Fusion-bonded Via-in-one　Architecture for High Bandwidth 3D Memory,(高帯域3Dメモリ向けマルチウェハ(9層)、極薄(スタックあたり3μm-Si)および革新的フュージョンボンドVia-in-oneアーキテクチャ) (論文番号:T17-5)

ソフトバンクの子会社の半導体メモリ開発企業であるSAIMEMORY、Intel、PSMC、台AP Memoryの研究者たちが、3D高帯域DRAMに実装されたマルチウェハvia-in-one TSVアーキテクチャを実証したことを報告する。

8層スタック内のすべての金属配線層はTSVバスに直接接続され、より優れた信号およびパワーインテグリティを提供するとのことで、このアーキテクチャにより、低データ転送電力で卓越したメモリ帯域幅(0.25Tb/s/mm²)を実現したという。

図2:(左)2.5Dパッケージングにおけるマイクロバンプ付き一般的なメモリとvia-in-one TSV付きフュージョンボンド3Dメモリの比較。(中央)3Dメモリレイアウトおよび上面からのチップ顕微鏡写真 - 1.125GBのメモリアレイはダイあたり13.7K個のvia-in-one TSVアレイで構成。(右)1+8積層Logic/DRAMアーキテクチャの断面画像 - 各DRAMに極薄Si基板(約3μm)を形成。Via-in-oneは各セットで2〜3個のメタルリングに接触している

SamsungがGAAトランジスタや水平ストレージキャパシタ採用の16層垂直積層DRAMを実証

Vertically Stacked DRAM Technology for Scaling Evolution,(スケーリング進化に向けた垂直積層DRAMテクノロジー) (論文番号:T5-1)

10nmプロセスノード以降のDRAMスケーラビリティの課題に対応するため、Samsung Electronics(サムスン)はゲートオールアラウンド(GAA)セルトランジスタ(CTR)および水平ストレージキャパシタ(CAP)を採用した16層垂直積層DRAM(VS-DRAM)を実証したことを報告する。

さらに、別々のウェハ上にコア/周辺デバイスを製作しセルウェハに接合することでPeri-on-Cell(PoC)アーキテクチャの実現可能性を実証し、将来のメモリ技術の有望な候補であることを強調している。

図3:(左)垂直ビット線(BL)と水平ワード線(WL)および水平キャパシタを持つVS-DRAMの(a)鳥瞰図、および(b)断面図。(中央)GAAセルトランジスタの断面TEM画像。(右)製作されたGAAデバイスの断面TEM画像およびI/O効率の点でPoCアプローチが優れていることを強調するPeri-on-Cell(PoC)のTEM画像

SK hynixがLate Newsで低セル面積を実現する垂直ゲート型DRAMを発表

Electrical Characteristics of the 4F2 Vertical Gate (VG) DRAM integrated with Bit　Line Shielding　(BLS) and Back Gate (BG) Transistor,(ビットラインシールディング(BLS)およびバックゲート(BG)トランジスタを統合した4F2バーティカルゲート(VG)DRAMの電気特性) (論文番号:T8-5, Late News)

SK hynixは、カップリングノイズを抑制するビットラインシールディング(BLS)およびしきい値電圧(Vth)制御とパッシングゲート効果を向上させる共有バックゲート(BG)を含む主要技術を組み込んだ4F2バーティカルゲートDRAMの電気特性を発表する予定である。

ウェハ接合構造における信頼性の高い回路動作をサポートするためにダイの薄膜化を行っており、セルトランジスタのロバストな性能と4F2 VG DRAMの読み書き動作が達成されたという。

図4:(左)(a)フュージョンウェハボンディングを通じて周辺デバイスと統合された4F2 VG DRAMセルトランジスタの模式図、および(b)4F2 VG DRAMの断面TEM画像。(中央)VG DRAMアレイのTEM平面図およびVGセルトランジスタの機能に対するバックゲートの効果。(右)BLS構造の概念設計および模式図 - BLSはBLセンシング障害を大幅に改善