TSMCの強さはEDA/IPエコシステムにあり、SemiAnalysisが分析

この半導体ニュースのまとめ

・SemiAnalysisは、TSMCの競争優位性はプロセス技術だけでなくEDA/IPエコシステムにあると分析
・認証済みIPやPDK、設計フローが顧客の設計リスクを低減し、他ファウンドリへの移行を難しくしている
・SamsungやIntel、Rapidusなどの追撃には、プロセス技術に加え設計支援エコシステムの構築が重要となる

TSMCの競争優位はプロセスではなくEDA/IPエコシステム

半導体産業動向調査会社のSemiAnalysisは、TSMCの競争優位性について、最先端プロセス技術やEUV露光装置の活用、高い歩留まりそのものではなく、10年以上をかけてファブを中心に構築してきたEDAおよび半導体IPのエコシステムにあると指摘している。

TSMCはオープン・イノベーション・プラットフォーム(OIP)を通じ、Synopsys、Cadence、Arm、Rambus、Alphawaveなどの主要EDA/IPサプライヤを、事前検証済みのテープアウトネットワークに組み込んできた。SemiAnalysisによると、TSMCが認証したシリコンIPライブラリは、2010年の約3000件から2025年には約9万3000件へ拡大。SerDes、HBM、PCIe、UCIe、メモリインタフェース、チップレット相互接続など主要モジュールを網羅し、顧客の設計リスク低減に寄与しているという。

• 

  TSMCのIPライブラリの推移 (出所:SemiAnalysisの公式X)

先端プロセス時代はPPAより設計リスクが重要に

SemiAnalysisは、先端プロセス時代のファウンドリ競争を左右する要因は、単純なデバイス性能ではなく設計リスクだとする。先端プロセスで再テープアウトが必要になった場合、コストは通常5000万～1億ドル規模に達し、市場投入が6～12カ月遅れる可能性もある。大規模チップでは、数％のPPA改善より、設計ミスを避け、予定通り量産へ移行できることの方が重要になっている。

また、EDAツールを変更すれば、後続の検証フローをやり直す必要が生じかねない。加えて、TSMC認証済みのSerDesやHBMなどのIPは同社のPDKと深く結びついており、顧客がASICを他ファウンドリへ移行するには、EDAツールチェーンの再構築と大量のIP再検証が必要になる。

SamsungやIntelの追撃を阻む「移行できない」壁

競合が将来、微細化プロセスでTSMCとの差を縮めたとしても、EDA/IPサプライヤとの長年の協業体系を再構築するには時間を要する。SemiAnalysisは、TSMCの真の競争障壁は単一のプロセス優位性ではなく、EDA認証、IP検証、PDKが一体となった「設計リスク体系」全体だと分析する。

顧客は、競合がより優れたPPAを主張したとしても、既存の設計ツールやIP資産を容易に移植できなければファウンドリを切り替えにくい。Samsung FoundryやIntel Foundryが直面しているのは、単なるプロセス競争ではなく、エコシステムを巡る競争であり、顧客を「移行したくない、移行できない」状態にする仕組みこそが、TSMCのもっとも模倣困難な壁だといえる。

Rapidusに問われるエコシステム構築力

先端プロセスファウンドリを目指すRapidus(ラピダス)についても、単に価格をTSMC水準以下に設定するだけでは競争力の確立は難しい可能性がある。SemiAnalysisの見方を踏まえれば、新規参入のRapidusにとって重要なのは、2nm世代のプロセス技術だけでなく、EDA、IP、PDK、設計支援体制を含むエコシステムをどこまで早期に整備できるかとなる。顧客が安心してテープアウトできる環境を構築し、量産実績と設計資産を積み上げられるかが、今後の成長を左右することになりそうだ。特に初期顧客の設計案件を成功させ、認証IPやリファレンスフローを蓄積できるかが、信頼獲得の試金石となるだろう。