AMDの次世代EPYCを整理、VeniceとVeranoの違いを探る - AMD Advancing AI 2026

この半導体ニュースのまとめ

・AMDの次世代EPYCはVenice SP7/SP8、Venice-X、Veranoの4系統で構成される見通し
・VeniceではZen 6/Zen 6cを用途別に使い分け、SP7とSP8で異なるIODを採用している可能性が高い
・VeranoはGPUとの密結合を前提とした製品とみられ、Venice-Xは3D V-Cache搭載モデルとなる可能性

VeniceとVeranoの製品ラインアップを整理

AMDの「Advancing AI 2026」に関する概略はすでにお届けしたので、もう少し細かい情報をお届けしたい。まずはEPYCプロセッサの話だ。ここではVenice/Veranoは会場に展示されただけで5種類があり、実際には恐らく6種類の製品があると思われると説明した(が、これはちょっと間違いだった)。まずはこのラインナップを整理したいと思う。

公式にAMDが説明しているのは、以下の4製品となっている(Photo01)。

Venice SP7
Venice SP8
Venice-X SP7
Verano LP

Photo01:そもそもVeniceとVeranoの違いは何だ？という話になる

ただ基調講演で示されたスライドでは、Venice SP7には2種類(256coreと、恐らく128core)があり、これとは別に「Venice HF(High Frequency？)」がある。それとMicrosoftに導入したVenice 176coreという訳で合計6種類と書いたわけだ(Photo02)。

Photo02:さらに混乱を招きそうなスライド

ただ筆者はそもそも

Zen 6→Venice
Zen 6c→Verano

と考えていたが、これは間違いらしい。

というのはこういうスライド(Photo03)があり、Zen 6は最大96core、Zen 6cは最大256coreになるとされているからだ。

Photo03:青字がTurin世代からの変更点となる

つまりVenice 256coreとか128coreのVeniceとかは全部Zen 6cベースという事になる訳だ。ではVeniceとVeragoの違いは？という話は後で分析したい。

AMDの説明によるVenice SP7(Photo04)、Venice SP8(Photo05)、Venice-X(Photo06)、Verano(Photo07)をまとめると表1の様になっているが、なんか今一つはっきりしない。

Photo04:これがスタンダードだろう。1.6TBというのは、MRDIMM-12800×16chと考えられる。で、最大256coreだが、SKUによっては96core製品もあるらしい

Photo05:こちらは8ch DIMMで、ただし2DPC(DIMM per Channel)でメモリ容量は確保するという方針らしい

Photo06:こちらが3D V-Cacheを搭載したモデルに思える。という事は通常はL3は576MBだろうか？

Photo07:72coreで動作周波数も最大5GHzとあるので、性能よりも省消費電力を重視したモデルに思える。あとxGMIがこれだけ112Gbpsというのも特徴的。ソケットとしてはSP7だろうか？

表1:Venice SP7、Venice SP8、Venice-X、Veranoをまとめた一覧

幸いなのは、すでにVenice SP7こと「EPYC 9006 SP7」とVenice SP8こと「EPYC 9006 SP8」についてはSKUが発表されている事だ。

これをまとめたのが表2および表3となる。

表2:EPYC 9006 SP7

表3:EPYC 9006 SP8

Zen 6とZen 6cの使い分けをSKUから読み解く

これを見て筆者が考えるZen 6世代であるが、

Zen 6とZen 6cは混ぜて利用されている。「原則として」コア数が少ないSKUはZen 6、多いSKUはZen 6cではないかと思う。例えばEPYC 9006 SP7では、EPYC 9656を例外として、96コア以下はZen 6、それ以上がZen 6cになっている様に思える。見分け方としては、Max Boost Clockが4.2GHz以上はZen 6、4.1GHz以下がZen 6cではないかと思われる。
Socket SP7とSocket SP8ではIOD(I/Oダイ)が異なっている様に思える。というのはSocket SP8ではMemory Channelが半減(8ch)している一方、PCIeに関してはx128とむしろ増強されている。あるいはMemoryとPCIeのPHYが共通化されており、Memoryに振るかPCIeに振るかを変更できる可能性もなくは無いのだが、Memoryの方はMRDIMMでも12800Mbps程度、一方PCIe 6.0は64GT/sec(≒64000Mbps:厳密にはこれよりちょっと低い)だから、同一のPHYを使うのは非合理的である。そうなると、IODそのものを変更していると考える方が妥当である。
EPYC 9006 LP(Photo07に出てきた)がVerano扱いされている訳だが、Photo03にあるようにこちらは24chのLPDDR5xをSOCAMM2で接続できる様になっており、これも恐らくIODが専用のものとなっていると思われる。SOCAMM2は128bit幅なので、明らかにSocket SP8では足りない計算になる。もっともSocket SP7でも足りるか？　というとちょっと謎なのだが。というか、Micronの出荷しているSOCAMM2はPinあたり9.6Gbps、SOCAMM2 1枚あたりで154GB/secの帯域を持つ計算であり、これを24chというと3.7TB/sec近い帯域になるのだが、これを72coreのCPUで使いきれるか？　というとちょっと怪しい。むしろ、丁度NVIDIAのGrace-HopperとかVera-Rubinがそうだったように、GPU向けのキャッシュとして使う事を想定しており、だからこそPhoto07にあるように112GbpsのxGMIを搭載しているものと思われる。これ実際にはInstinct MI455xあるいはInstinct MI500シリーズと同じキャリアボードに搭載されて密結合で動作するような構成を想定している様に思われ、なのでSocketも汎用のSP7/SP8ではなく独特のもの(そもそもSocketで提供されるかどうかも怪しい)ではないかと思われる。つまりCPU単体で動作可能なものがVenice、GPUと密結合する前提のものがVeranoという事ではないか？　と筆者は考える。これだけSP7とかSP8ではなく“LP”というあたりもこの推定を後押ししているように思える。

ダイ画像から見えるZen 6c CCDの構造

ところでAMDはダイの写真とかを頑として公開しないのだが、AMDがYouTubeの公式チャネルに7月24日に公開した「AMD EPYC Server CPUs in the Era of Agentic AI」という動画に、こんな画像が掲載された(Photo08)。

Photo08:どうせならこの画像もちゃんと公開してほしかった

これは恐らく256coreのEPYC 9006 SP7(つまりVenice 256c)と思われるのだが、

CCD(CPU Complexダイ)は8つで、各々32coreに見える。そして内部に余分なユニット(CCXコントローラ類)がないあたり、1 CCX(Core Complex)は32coreに拡張されている様に感じられる。厳密に言えば、32coreの丁度中心部(Photo09)に横方向の配線が1本余分に入っているあたり、ここで上下でCCXが区切られる可能性は無くも無いのだが、従来はもう少し大規模な回路が入っていた事と、ここで切ってしまうと上側のCCXがI/F(下部のオレンジの部分)までの距離が長くなりすぎる感が強い。少なくともZen 6cのCCXは32coreになっている様に思える。
どうみてもL3キャッシュがCCXに搭載されている様に見えない。少なくとも表にはL3が搭載されている場所がまったく見えない。ただ表2と表3で、128core以上のSKUについて計算してみると、以下の表のような計算になる。

表4 128core以上のSKU

Photo09:右上の2つのCCDのアップ。黄枠部が問題の配線

ここでEPYC 9446がおかしな数字だが、5.25個というCCDの数が変なのであって実際は6個として計算すると、やはり128MB/CCDになるので、可能性としてはCCDあたり128MBのL3が搭載されているという事になる。

L3キャッシュはSoICで実装か？

可能性としては、

SoIC(System-on-Integrated-Chips:TSMCの3D積層技術の1つ)を使って、L3はCCDのダイの下に実装されている(Instinct MI300シリーズのInfinity Cacheと同じ仕組み)
L3はCCDではなくIODに実装されている

の2つのケースが考えられる。

上の試算で考えるとCCDの裏にL3が張り付けられているというのが一番順当ではあるのだが、コストが跳ね上がる(恐らくL3は6nmでの製造だろうから、L3ダイそのもののコストはそれほどでも無いだろうが、SoICを利用して接続する分の製造コストと歩留まり悪化が結構な問題になる)のが難しいポイントである。

一方でIODの方は？　ということでPhoto08のIOD部を拡大したのがこちら(Photo10)であるが、明らかに中央にキャッシュと思しきエリアがある。

Photo10:L3の左側はIODとしてのロジックが集積されている感じだ。ただこれでL3として十分か？　というと心もとない感じで、他の用途向けかもしれない

先も述べたがInstinct MI300シリーズではInfinity CacheをIODに搭載しており、これとCPU/GPUを接続できるのはすでに実証済みである。ただPhoto10のエリアで最大512MB(EPYC 9996はトータル1024MB L3だから、IODあたり512MBという計算になる)を実現可能か？　というとどうみても面積が足りない気がする。あとIOD側にL3を持った場合はコア数というかCCD数とL3容量は関係なくなるし(もちろんSKUに合わせて無効化する事は可能)、後述の様にZen 6コアはCCD内にL3を搭載している様に見えるあたり、IOD内にL3を搭載している可能性は低いように思われる。

ということは要するにZen 6cコアを積んだCCDのみ、L3を下にSoICで張り付けている、という公算が高いように思われる。データセンター向けの、それも多コア製品に特化しているから価格もほぼ1万ドル以上であり、ここに使うだけであればSoICを使う事で多少値段が上がっても十分ペイする、というあたりではないかと思う。

この場合、L3の容量はCCDあたり128MBということになる。これが多いか少ないか？　という話だが、Zen 5までの世代で言えばコアあたり4MBのL3が搭載されており、CPUコアと4MB L3の面積が大体同じだった事を考えると、無理な数字ではない様に思える。ただその場合L3のダイもN6ではちょっと厳しいので、最低N3あたりでひょっとするとN2かもしれないが、この辺はもう少し情報が出てこないと断言しにくい。

ところで先程のスペックのページに話が戻るが、ここのArchitectureページにはVenice 256c以外のダイの様子も示されていた(Photo11)。

Photo11:最初からこの写真を出してくれよ(できればもっと高解像度で)と思わなくもない

これを見ると左からZen 6cベースのVenice 256c(SP7)、Zen 6ベースのVenice 96c(SP7)、Zen 6cベースのVenice 128c(SP8)、Zen 6ベースのVenice 96c(SP8)という風に見える。まず左2つと右2つではIODのレイアウトがまったく異なるので、やはりSP7とSP8ではIODが異なっているのは間違いなさそうだ。

あとPhoto10で“PCIe Controller？”と書いたブロック、左2つはIODあたり3つ(合計で96レーン分)なのが右2つはIODあたり4つ(合計128レーン分)となるので、これがPCIeコントローラである事そのものは間違いなさそうに思える。

次にCCDの方。Zen 6cのCCDは縦に長い感じで横方向に4コア分が並ぶが、Zen 6のCCDは大分縦が短くなっており、また1コアが横長になっている。Photo12は無理やりZen 6のCCDを拡大したものだが、左右端にCPUコア、中央にL3が配されるような形状になっている様に見える。縦方向は6コア分で、つまりCCXが12コアに拡張された訳だ。Zen 6コアを利用しているSKUで言えば、例えばEPYC 9686Fは96coreで384MB L3だからコアあたり4MBということで、これは素直に収まる。もちろん例外があり、例えばEPYC 9586Fは64coreで384MB L3という事になっているが、これの場合は各CCDの12coreのうち8coreだけを有効化、L3はすべて有効化という形で実装されているものと思われる。

Photo12:赤枠部が個々のコア(CPU Core+L3)、黄色がL3であると推定される

このスペシャル版がVenice-X SP7である。こちらはまだ出荷まで当分ある事もあってか詳細が一切示されていないが、3D V-Cache搭載モデルであることはすでに公表済である。ということはベースはZen 6cではなくZen 6で、ここにSoICを使って3D V-Cacheを実装する形だ。容量は不明だが、過去の3D V-Cacheがいずれも32MB L3に64MB増量して96MB L3、つまりCPU Coreあたり12MBのL3になっていた事を考えると、同じようにコアあたり12MBだとすれば96coreで1152MB L3となり辻褄は合う事になる。

次にVeranoことEPYC 9006 LPで、最大動作周波数が5GHzだったりコアが72個だったり、というあたりからZen 6コアベースではないかと考えている。CCDの数がいくつかは良く判らない部分で、6 CCDで数的には足りるが、あるいは8 CCDにしてCCDあたりの有効コア数を9個に制限するといった実装もあり得るので、現時点では何とも言い難い。こちらは先にも述べたようにGPU(要するにMI455x/MI500シリーズ)とInfinity FabricないしUALinkで直結する事を前提にした構成になっているようだ。そもそもSocket形状かどうかも怪しい(というか、SOCAMM2を24ch接続とかいう時点で既存のSocketとの互換性が保てないし、112Gbpsで接続という事を考えるとSocketを介すのは不利で、基板に直接接続の公算が高い)。

Azure HXv2が示唆するVenice-Xの位置付け

最後に、基調講演のレポートの中でちょっと触れたAzure HXv2の話をご紹介したい。筆者は最初、ここに入るのが(Photo02で出てきた)Venice HF(EPYC 9686FとかEPYC 9586F)になるのかと思っていたが、Microsoftの説明によれば、Azure HXv2は3D V-cache technology搭載のコアで5GHzを超える動作周波数で稼働するとされる。

この時点で候補はVenice-X SP7しかない訳だ。MicrosoftはこのAzure HXv2が最大176coreになるとしており。これはVenice-Xの2 Socketシステムを1 Instanceとして提供しているものと考えられる。気になるのは“50％ more addressable cache per core”と説明されている点。ここでの比較対象はAzure HXv1だと思うのだが、EPYC 9V33Xのスペックは96coreでL3は1152MBと、これだけ見るとVenice-Xと差が無い計算になる。この状況で、どうやってコアあたりのキャッシュ容量を50％増やせるのかさっぱり分からない事だ。この辺が現時点ではちょっと引っかかったままである(Microsoftの言う“addressable cache per core”の定義が不明)。

次世代EPYCの出荷時期と今後の焦点

まぁそんな訳で製品としてはVenice SP7、Venice SP8、Venice-X、Veranoの4種類になるという事が概ね判明したのが今回のCPUに関するまとめとなる。イベントでは、基調講演で示した以外にもArmのAGI CPUやNVIDIAのVeraと比較したベンチマークの結果なども示されたが、推定値での比較なので今回は割愛する。最後に出荷時期で、Venice SP7は今年第4四半期、Venice SP8は来年前半、Venice-XとVeranoは来年後半の出荷が予定されている(Photo13)。

Photo13:ちなみにMicrosoftのAzure HXv2も提供開始時期はまだ公開されていない。恐らくは来年以降だろうとは思う。ただMicrosoftはカスタム版(Azure HXv1に使われているEPYC 9V33XもMicrosoft向け専用品である)を使う事が多いので、MicrosoftにVenice-Xのスペシャル版が納入されるのはもう少し早いかもしれない