TSMCが語るAI時代の半導体戦略、A13/CoWoS/COUPEで激増する演算需要に対応

この半導体ニュースのまとめ

・TSMC 2026 Japan Technology Symposiumが開催
・A13やA12などの先端プロセスに加え、CoWoSなどのパッケージ技術でAI/HPC向け演算需要拡大に対応
・日本でも製造、研究開発、人材育成など幅広くパートナーシップを強化

2026年に半導体市場は1兆ドル超へ、2030年は1.5兆ドル規模を想定

TSMCは7月3日、日本での年次イベント「TSMC 2026 Japan Technology Symposium」を開催した。基調講演には、TSMCジャパン 代表取締役社長の小野寺誠氏が日本におけるTSMCの事業展開を説明したほか、TSMCのシニア・バイス・プレジデント 兼 副共同最高業務執行責任者(Deputy Co-COO)を務めるKevin Zhang(ケビン・ジャン)氏が、AI時代に向けた同社の先端シリコン技術ロードマップの説明を行った。

日本地域の売上高は2025年に48億ドル超へ成長

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  TSMCジャパン 代表取締役社長の小野寺誠氏。TSMC 2026 Japan Technology Symposiumの基調講演で日本における取り組みを説明した (提供:TSMC)

冒頭、挨拶に立った小野寺氏は、日本でのTSMCの成長の軌跡を振り返り、「1997年当時の日本の売上高は1億5000万ドルほどであったが、2025年には48億ドル以上に成長した」と、年々売上規模が拡大していることを強調。この間、累計で1380万枚以上のウェハ(300mm換算)が日本の顧客に出荷され、そのうち160万枚以上が2025年だけで供給されたとする。

また、これまでの日本からの累計テープアウト数は2690件となったほか、LSI試作サービスで、1枚のウェハ上に複数の回路デザインを搭載する「TSMC CyberShuttle(サイバーシャトル)」の累計テープアウト数も2296件に到達。このうち1631件が日本独自のアカデミックプログラムによるもので、現在、国内の53の大学・高専が利用していることが紹介された。

日本地域での同社の活動としては、単に日本の顧客からの受託製造を請け負うだけに留まらず、2022年には横浜と大阪にデザインセンターを設立したほか、つくば市の産業技術総合研究所(産総研)内に「3DIC研究開発センター」を開設するなど、設計ならびに研究開発体制を拡充してきた。また、2024年末からは熊本県のJASM熊本第1工場の量産を開始、JASMは第2工場の建設も決定し、当初は6/7nmプロセスでの製造を計画していたが、AI半導体に対する需要の強さを背景に。2026年に入って3nmプロセスでの製造に変更したことを明らかにするなど、製造についても拡充を図ってきた。

さらに、半導体人材の育成についても継続的に取り組んできた。さまざまな大学にて半導体教育や業界説明を行ってきており、2025年には東京大学とのパートナーシップを拡大する形で、先端半導体研究と人材育成に向けたジョイントラボ「TSMC東大ラボ」を開設するなど、幅広い面でAI時代のイノベーションを日本のパートナーとともに支えていく姿勢を示してきた。

A13/A12は2029年の量産を予定

代わって基調講演に登壇したケビン・ジャン氏は、AIを現在の半導体産業における最大の変化要因と説明。2030年の半導体市場規模は、これまで1兆ドルと言われてきたが、近年のAI需要の高まりを背景に1.5兆ドル規模に達するとの見通しを示し、そのころの半導体市場を用途別にみると、AI/HPCが55％、スマートフォン(モバイル)が20％、自動車とIoTがそれぞれ10％、その他が5％という構成になるとの見方を示した。同氏は、数年前まではモバイルが半導体市場をけん引してきたが、今後はAIデータセンターが膨大な半導体を必要とする時代になると説明した。

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  TSMCのシニア・バイス・プレジデント 兼 副共同最高業務執行責任者(Deputy Co-COO)を務めるKevin Zhang(ケビン・ジャン)氏。TSMC 2026 Japan Technology SymposiumでAI時代に向けた先端プロセスおよび3DFabricのロードマップを説明した (提供:TSMC)

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  AI需要の拡大を背景に、TSMCでは世界半導体市場が2026年に1兆ドルを突破し、2030年には1.5兆ドル規模に達すると見ている (提供:TSMC)

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  2030年の半導体市場は1.5兆ドル超に拡大し、HPC/AIが55％を占めるとTSMCでは予測している (提供:TSMC)

また、同社が公開したロジックプロセスのロードマップとしては、2025年第4四半期より2nmプロセス(N2)の量産が開始されたが、2026年下半期には第2世代2nmプロセスとなる「N2P」、ならびにSuper Power Railを採用する1.6nmプロセス「A16」の量産開始が予定されているほか、2027年には最大動作周波数を約10％向上させた「N2X」の量産も予定。2028年には1.4nmプロセスの「A14」が量産予定となっているが、ここまでは従来のロードマップから変更はない。2026年の同社のTechnology Symposiumでは、先行して開催された米国の「2026 North America Technology Symposium」にて、A14ベースのプロセスシュリンク版となる1.3nmプロセス「A13」ならびに、次世代プロセスに位置づけられる1.2nmプロセス「A12」が新たに2029年量産予定として存在が公表されたほか、2028年量産開始を目指した2nmプロセスのAI/HPC、モバイル向けプロセス「N2U」の存在も明らかにされている。

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  TSMCの先端ロジックプロセスロードマップ。N2、N2P、A16、A14、A13、A12などが順次投入される計画となっている (提供:TSMC)

A13はA14のダイレクトシュリンクプロセスで、A14との設計ルール互換性を維持しながら、6％の面積削減を実現するとしており、顧客は既存のA14の設計を比較的スムーズにA13へ移行できるという。

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  A13はA14のダイレクトシュリンク版として、A14との設計ルール互換性を維持しながら6％の面積削減を実現する (提供:TSMC)

ベースとなるA14は、TSMCの第2世代ナノシートトランジスタ技術で製造され、A16で採用されたNanoFlexを発展させた「NanoFlex Pro」を採用することで、N2と比較して同一消費電力で最大15％の性能向上、同一速度で最大30％の消費電力削減、約1.23倍のロジック密度および約1.2倍のチップ密度を実現する。同社内部の製品相当テストビークルでは、85％以上の性能向上、256MビットSRAMで80％以上の良好な歩留まりを確認しているという。

N2Pを強化したN2UはAI/HPCとモバイルの双方に対応

一方の2nmプロセスの最終系となるN2Uは、N2Pをさらに強化したプロセスで、進化したDTCO(Design Technology Co-Optimization)により、AI/HPCおよびモバイル用途の双方に対応するバランス型ソリューションと位置付けられる。

その性能は、N2P比較で同一消費電力で3～4％の性能向上、同一速度で8～10％の消費電力削減、最大1.03倍のロジック密度向上を実現するとしている。

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  N2UはN2P比で同一消費電力時に3～4％の速度向上、同一速度時に8～10％の消費電力削減、1.02～1.03倍のロジック密度向上を実現する (提供:TSMC)

同氏は、ナノシート時代においてもDTCOが重要であることを強調。FinFET時代にはフィンの数や組み合わせを最適化することで、密度や消費電力、性能を調整してきたが、ナノシートではシート幅などを用途に合わせて最適化する必要があり、TSMCではこれをNanoFlex、さらにNanoFlex Proとして進化させ、設計とプロセスを協調させながら高密度化と低消費電力化を両立させていく考えを示した。

CoWoSは14レチクル、HBM 24基へ拡張

AI向け演算性能の拡大に向けて、TSMCは先端パッケージング技術「3DFabric」の拡張も進めている。中核となるCoWoS(Chip-on-Wafer-on-Substrate)については、2026年に5.5レチクルサイズ品を量産しており、98％を超える歩留まりを実現しているという。

今後もさらなる大型化を予定しており、2028年には20基のHBMを備えた14レチクルサイズのCoWoS、2029年には24基のHBMを備えた14レチクル超サイズのCoWoSを準備する。併せて搭載メモリも3.3レチクルでは8基のHBM3であったものが、2029年には14レチクル超、24基のHBM5Eへと進化するロードマップが示された。

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  CoWoSは2026年に5.5レチクルサイズ品を量産し、2028年に14レチクル/20基HBM、2029年に14レチクル超/24基HBMへ拡張される計画 (提供:TSMC)

また、同社はSystem-on-Wafer(SoW)もAI学習向けの演算能力需要に対応する技術と位置付ける。SoWでは、ロジックとHBMをウェハスケールで統合し、インターポーザーサイズをレチクルサイズの40倍超まで拡張可能とする。最大64基のHBMおよび16個のコンピュートダイを統合できるとしており、ロジック統合向けのSoW-Pは2024年から量産、ロジックとHBM統合を実現するSoW-Xは2029年の量産開始を予定する。

SoICは4.5μmピッチへ、3D積層で帯域と電力効率を強化

SoICについてもスケーリングが続く。SoICは3Dインターコネクトを備えたチップ積層技術で、2.5DインターコネクトであるCoWoSと比較して、56倍の接続密度と5倍の電力効率を提供するとしている。

9μmボンドピッチのN7-on-N7は2023年から量産されており、6μmピッチは2025年に量産を開始した。今後は、6μmボンドピッチのN2-on-N2積層を2028年に量産、4.5μmボンドピッチのA14-on-A14積層を2029年に量産する計画である。

同氏は、AIアクセラレータの進化では、単純なトランジスタの微細化だけではなく、ロジック、メモリ、I/O、フォトニクスを1つのシステムとして統合していく能力が重要になると説明。CoWoS、SoIC、HBM、RDLインターポーザー、そして光電融合に向けた「COUPE」を組み合わせることで、今後数年で1パッケージ内に統合できるトランジスタ数を大幅に増やし、AIに必要な演算密度を高めていくことを目指すとしている。

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  CoWoSの大型化とシステム統合により、1パッケージ内のコンピュートトランジスタ数は2029年に48倍超へ拡大する見通し (提供:TSMC)

COUPEで光電融合の普及へ

COUPEはCompact Universal Photonic Engineの略で、CPO(co-packaged optics)と組み合わせる形でパッケージ内にフォトニクスエンジンを統合することで、AIシステムにおけるチップ間通信の電力効率とレイテンシを改善する技術となる。

性能としては、銅配線を用いた場合と基板上のCOUPEを用いたCPOでは4倍の電力効率と10倍の遅延低減、インターポーザー上のCOUPEでは10倍の電力効率と20倍の遅延低減を実現するとしている。また、COUPEを採用した世界初の200Gbpsマイクロリング変調器は2026年に量産開始予定で、2030年までに4Tbps/mmの帯域密度を目指すとしている。

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  COUPEを用いたCPOでは、銅配線比で基板上実装時に4倍の電力効率と10倍の遅延低減、インターポーザー上実装時に10倍の電力効率と20倍の遅延低減を実現する (提供:TSMC)

シリコンフォトニクスをベースとした技術であるが、同氏はパッケージや基板分野で強みを持つ日本の技術が重要になるとの見方も示し、そうした日本のパートナーと協力して技術開発を進めていることも示唆した。

エージェンティックAIでCPUの需要も拡大、GPU中心から構成比が変化

このほか、同氏はAIの需要構造がこれまでの生成AIからエージェンティックAI、そしてフィジカルAIへと進化していることも強調した。現在のAIデータセンターはGPUやAIアクセラレータ、HBMを中心に構成されているが、エージェンティックAIでは複数の処理やモデルを連携させ、一連のタスクを遂行する必要があるため、そうした処理を担うCPUの重要性が高まることは、IntelやAMDなども強調するようになってきているほか、Armも自社製CPU製品「AGI CPU」を投入する動きを見せるなど、顕在化してきている。同氏は、「年初の段階ではGPUやNPUがAIインフラの中心と見られていたが、3月ごろからエージェンティックAIに伴うワークロードが注目され、従来1対4程度と見られていたCPUとGPU/TPUの比率が、1対1に近づく可能性が議論され始めたと説明」。AIがまだ初期段階にあるため、最終的な比率は変化し得るものの、CPU需要が急速に意識されるようになったことは大きな変化だとした。

また、そうした変化に伴う推論処理の比重が高まることで、低レイテンシかつ高帯域なメモリがさらに重要になることも指摘。SRAMやDRAMをロジックに近づけるメモリオンロジック、3D DRAM、SoICによる統合の重要性にも言及した。

自動車はN3AからN2Aへ、ロボティクスも新市場として期待

自動車向けでは、TSMCはN3Aを車載向けの世界最先端ロジックプロセスとして位置付け、2025年第4四半期に車載認証を完了した。すでに10件以上の新規テープアウトが予定されているという。さらに、N2PでもAuto-Use PDKを用意し、自動運転やフィジカルAI用途の設計開始を可能にし、N2Pをベースとした車載向けナノシートプロセス「N2A」については、2028年第1四半期の認証取得を予定するとしている。

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  自動車ではセントラルECU、コネィティビティ、センサ、マイコンなど多様な半導体が必要となり、TSMCはN5A/N3A/N2Aなどで車載向けロジックに対応するほか、MRAMやRRAM混載マイコンなどさまざまな車載対応プロセスを提供する (提供:TSMC)

すでにTSMCの3nmプロセスを用いたSoCの存在については、例えばルネサス エレクトロニクスはハイエンドSoC「R-Car X5H」を発表済みのほか、ホンダと共同で2000TOPSのAI性能を、20TOPS/Wで実現することを目指したコアECU向けSoCの開発契約を締結したことも明らかにしているなど、取り組みが進んでいる様子が各所で見受けられるが、その先にある2nmプロセス世代についても、車載向けプロセスの検証を待っている顧客が存在するとした。

一方のロボティクスについては、ヒト型ロボットをエージェンティックAIとフィジカルAIの融合領域と位置付けていると説明。ロボットには、推論・意思決定を担うアプリケーションプロセッサ(AP)、Wi-FiやEthernet、Bluetoothなどのコネクティビティ、モーション制御向けマイコン、周辺状況把握のためのCMOSイメージセンサ、姿勢把握などのためのMEMS、レーダー/LiDARなどのセンサ、パワーマネジメントIC(PMIC)などが必要となるため、合計で膨大な数の半導体が使われることが期待されている。同氏は、自動車とロボティクスを今後の半導体需要をけん引し得るエキサイティングな市場として挙げた。

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  ヒト型ロボットでは、推論・意思決定を担うアプリケーションプロセッサ(AP)、通信、モーション制御、CMOSイメージセンサ/MEMS/レーダー/LiDARなどのセンサ、PMICなど多様な半導体が必要になる (提供:TSMC)

日本の材料・基板・設計力を活用し、AI時代の供給基盤を強化

なお、同氏は、AI時代の半導体には、最先端ロジックだけでなく、3D統合、先端パッケージング、フォトニクス、スペシャリティプロセスのすべてが必要になると説明した。AIデータセンター、スマートフォン、スマートグラス、SDV、ロボットなど、AIがエッジへと広がっていく中で、半導体の役割が単なる演算処理だけではなくなって行っていることを示す流れであり、TSMCとしては、予測可能なロードマップに基づき、N2、A14、A13、N2U、A12、N2Aといった先端プロセスを順次投入しつつ、CoWoS、SoIC、SoW、COUPEなどの技術を組み合わせることで、AIの学習、推論、エージェンティックAI、フィジカルAIを支える製造基盤を提供していく方針だという。

そうした中にあって日本については、3nmプロセスを提供するJASM第2工場、次世代パッケージ研究、基板・材料企業との協力、半導体人材育成を通じて、AI時代のイノベーションを共に支えるパートナーとしての位置付けを一段と強めていく模様である。