imecとEVGは、200nm相互接続ピッチのW2Wハイブリッド接合を実証　3D積層の微細化を前進

この半導体ニュースのまとめ

・imecとEVGが200nmインターコネクトピッチのW2Wハイブリッドボンディングを実証
・300mm全面で全ダイ40nm未満のCuパッド位置合わせ精度を達成
・ロジック-ロジックおよびメモリ-ロジック積層に向けた3D集積技術を前進

imecがECTCで200nmピッチW2Wハイブリッドボンディング技術を発表

5月末に米国フロリダ州で開催された半導体の国際会議「2026 IEEE Electronic Components and Technology Conference(ECTC:電子部品技術会議)」において、imecと半導体製造装置メーカーのEV Group(EVG)は、テストビークル上で200nm Cu相互接続パッドピッチにおける堅牢かつ高歩留まりのウェハ間(W2W、wafer-to-wafer)ハイブリッドボンディング技術を開発したことを発表した。

imecのCMOS 2.0構想に基づいて設計された将来のコンピューティングシステムアーキテクチャには、200nmインターコネクトピッチに向けたウェハ間ハイブリッドボンディングが必要とされる。CMOS 2.0におけるSoCは異種機能層に分割され、3Dインターコネクト技術を使用して再接続されることとなる。

ロジック部分はアプリケーションのニーズに応じて、高駆動ロジック層と高密度ロジック層に分割することが想定されており、このロジック間層スタッキングには極めて高い密度のインターコネクトが必要であり、これは最先端のウェハ間ハイブリッドボンディング技術によってのみ実現可能となっている。

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  imecのCMOS 2.0構想におけるSoCチップレット分割イメージ (出所:imec、以下すべて)

EVGのウェハ接合システムを活用する形で実現

今回の研究でimecは、200nmの相互接続ピッチで堅牢なウェハ間ハイブリッド接合技術を実証したとする。EVGのハイブリッド・フュージョンウェハ接合システム「GEMINI FB」を活用する形で、接合前に各ウェハ上に4層の相互接続層を配置したテスト基板を用いて、300mmウェハ上のすべてのダイで接合後のCuパッド間オーバーレイベクトルが40nm未満を達成したとする。

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  ハイブリッドパットサイズが等しく、Cu密度が25％である200nmパッドグリッド上のデイジーチェーン構造のTEM像

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  ウェハ間接合位置合わせの実際の改善結果。ハイブリッドパッドリソグラフィによるプレボンディング補正を適用した場合と適用しない場合の結果

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  Cu密度25％の同じパッドサイズ構造における、リンク当たりの測定抵抗の累積プロット

SiCNの採用とボンディング前CMPがカギ

imecフェローであり、3Dシステムインテグレーションのプログラムディレクターを務めるゾルト・トケイ氏は、「この画期的なファインピッチハイブリッドボンディングは、imecのハイブリッドボンディングプロセスフローにおけるすべての重要な要素を同時最適化することで実現した。これには、誘電体材料としてSiCNを使用することや、ボンディング前のCMP工程などが含まれる。後者は、ウェハ全体にわたって高い均一性を実現するように最適化され、極めて平坦な誘電体表面を生成すると同時に、Cuパッドの凹部を数ナノメートルに制御した。EVGのウェハボンディングツールによって可能になった高い重ね合わせ精度と制御性は、Cuパッド設計とボンディング前のリソグラフィ補正によってさらに促進することができた」と話している。

なおimecは、ハイブリッドウェハ接合フローの進化として、200nm以下のインターコネクトピッチを実現するロードマップの実現を、EVGとの協業を通じて進めて行くとしている。