2025 IEEE Symposium on VLSI Technology & Circuitsプレビュー(4) 回路設計分野の採択状況と注目論文

回路設計分野の応募数は500件超で昨年並み、最多採択は米州

VLSIシンポジウム2025の回路設計分野には、昨年同様、500件を超える応募があり、長年にわたり300件台だった従来の応募状況が一変した。中国、韓国、米国の3か国からの応募が、それぞれ100件を超えるまでに増加しているためで、中でも中国からの投稿数が急増している。

地域・国別の投稿論文件数と採択件数の推移を見ると、アジア圏からの応募件数および採択件数は、それぞれ全体の72％、58％といずれも過半を超えている。また、地域・国別の採択件数トップは米国で38件、次いで韓国29件、中国28件と続く。日本からの応募は、昨年の22件から32件に増え、採択も7件から15件に倍増した。機関別でみると、応募数の85％、採択論文の79％が大学からとなっており、回路設計研究の中心が産業界から大学に移っている様子がうかがえる。

VLSIシンポジウム2025の回路設計分野の地域・国別投稿論文件数の推移 (出所:VLSIシンポジウム委員会、以下すべてのスライド同様)

VLSIシンポジウム2025の回路設計分野における地域・国別採択論文件数の推移

もっとも応募の多かった分野は、プロセッサ/コンピューティング/AIの138件、ただし採択数は27件で採択率は19.6％に留まっている。次いでパワーコンバータ回路分野の78件の応募で、こちあも採択は16件に留まっている。

VLSIシンポジウム2025の回路設計分野の発表カテゴリ別投稿・採択論文件数

発表機関別で採択件数を見ると、トップは韓国科学技術院(KAIST)の9件(KAISTは2024年も11件でトップであった)、次いで米ミシガン大学の8件、中国の清華大学の7件と続く。その後は、Samsung Electronics、Intel、蘭デルフト工科大学、中国の澳門大学の各5件、東京科学大学、imec、ルーベン・カトリック大学、TSMC、北京大学の各4件となっている。

日本の発表機関の内訳は、東京科学大学が4件(すべて無線通信関連)、TSMC Japanが3件(メモリ関連)、東京大学が2件(データコンバータ関連)、ソニーが2件(センサ関連)、産業技術総合研究所(デジタルプロセッサ)、大阪大学(デジタル回路)、キヤノン(センサ関連)、京都大学(センサ)の各1件となっている。

回路設計分野の注目論文

VLSIシンポジウムプログラム委員会は、回路設計分野について、14件の注目論文を公表している。そのうち今回は無線通信(東京科学大学)、トランスミッタ(Intel)とデータコンバータ(東京大学)の3件を紹介したい。

A 150 GHz High-Power-Density Phased-Array Transceiver in 65nm CMOS for 6G UE Module(6G端末用高電力密度150GHz帯フェーズドアレイ無線機) (論文番号:C28-1)

第6世代移動通信システム(6G)では、150GHz(D帯)の利用が期待されているが、端末向けのICは小型化の難易度が高く、これまで報告されていなかった。そこで、東京科学大学・パナソニック・新光電気工業の研究グループは、6Gでの利用が期待されている150GHz(D帯)で利用が可能な携帯端末向けの超小型無線モジュール用ICを発表する。

AiP(Antenna in Package)には65nm CMOSで作成したフェーズドアレイ送受信ICが2個搭載されている。アンテナ1系統あたりの消費電力は、送信時には150mW、受信時には93mWであり、56Gb/sの伝送速度を達成している。

(左)提案する4エレメントDバンドトランシーバチップによる8エレメントアンテナインパッケージ(AiP)モジュール、(右)チップ写真

A 128Gb/s 0.67pJ/b PAM-4 Transmitter in 18A with RibbonFET and PowerVia(RibbonFETとPowerViaを含む18Aプロセスで開発した電力効率0.67pJ/bの128Gb/s高速PAM4送信回路) (論文番号:C12-2)

高性能な計算システムの実現には、その入出力データの高速化が必要である。しかしながら、高速化に伴いデータ送信回路の電力が増大する課題がある。Intelの研究グループは、RibbonFET、PowerViaおよび背面電源供給網を含むIntel 18Aプロセスで開発したデジタル/アナログ変換(DAC)を用いたデータレート128Gb/sの送信回路(TX)を発表するという。

背面電源層はインダクタやクロック分配用の配線にも使用されている。TXは、PAM-4伝送規格の主要なコンプライアンス仕様を満足し、0.67pJ/ビット(PLLを含む場合には0.75pJ/ビット)という高いエネルギー効率と省面積を実現したという。

(上)DACを用いたPAM4送信回路のブロック図、(中)低抵抗の背面電源層を利用した出力段、(下)送信アイパターンの測定結果

An 11.9-ENOB 560-MS/s Subranging ADC Employing Amplifier-Switching Architecture with Multi-Threshold Comparators(複数しきい値を持つ比較器を用いた増幅器切替型アーキテクチャによる有効ビット数11.9ビット560MS/sサブレンジング型ADC) (論文番号:C8-1)

次世代の高速無線通信技術においては、バンド幅100MHz、SNDR70dBを超えるような高性能かつ高効率なA/D変換回路が強く求められている。こうしたニーズを踏まえ東京大学の研究グループは、増幅器切替型サブレンジングアーキテクチャによる14ビット、560MS/sのA/D変換器を提案するという。また、時間ラッチ回路を備えた複数しきい値を持つ比較器も提案し、単一入力対で16レベルのしきい値を実現している。28nm CMOSによる試作チップではサンプリング速度560MS/s、消費電力9.76mWで動作し、ナイキスト入力で72.14dBのSNDR、176.7dBのFoMSを達成したという。