ITF World 2026(4) 欧州NanoICプロジェクトが挑む高NA EUVリソグラフィ活用

ベルギーのアントワープで開催されたimec主催の年次イベント「ITF World 2026」では、最終日の午後に「NanoICワークショップ」が開催された。昨年のNanoICワークショップに次いで2回目となる催しで、EU主導で欧州に2nm超の先進半導体試作ラインを構築するプロジェクトである「NanoICプロジェクト」の進捗が報告された。

欧州で進められる2nm以降のプロセス実現に向けたパイロットライン構築プロジェクト

半導体業界が従来のFinFETスケーリングの枠を超え、ゲートオールアラウンド(GAA)ナノシートトランジスタが、最先端のロジックノードにおける性能と電力効率を向上させるための重要なデバイスアーキテクチャとして台頭してきている。

欧州にとって、高度なロジック機能の確立は、技術的リーダーシップを維持し、戦略的自律性を強化するために不可欠である。そのため、ナノシートトランジスタのベースライン開発は、NanoICパイロットラインの主要目標として位置づけられている。

この目標達成に向けた取り組みは、堅牢なユニットプロセス構成要素の確立と、再現可能なナノシートデバイスベースラインの作成から始まっている。並行して、2nm/1.4nm PDK(プロセスデザインキット)の開発により、初期段階の設計探索に必要なツールが提供されている。

これらの活動により、2nm以降のロジックノードを対象としたナノシート技術への障壁の低いアクセスが実現することになる。製造装置および材料サプライヤは、次世代ツールとプロセスソリューションを評価および最適化できるようになり、スタートアップ企業、大学、および産業パートナーは、システムレベルのパスファインディングとイノベーションのための2/1.4nm PDKにアクセスできるようになった。このイニシアチブは、これらの機能を通じて、欧州の半導体エコシステムを強化し、2nmノードを超える将来のロジック技術の探求を加速することを目指したものといえる。

高NA EUV露光装置がパイロットラインに搬入

ワークショップでは、2nmプロセスを用いた試作に向けたこの1年間のリソグラフィ、インターポーザー、2.0/1.4nm PDK、コンデンサを無くした組み込みDRAM、強誘電体メモリなどの開発進捗が報告された。本稿では、高NA EUVリソグラフィに焦点を当てる形でNano ICの取り組みを紹介したい。

NanoICプロジェクトにおける高NA EUVリソグラフィの取り組み (出所:ITF World 2026/Nano IC Workshop 2026、以下すべて同様)

欧州における商用1号機となる高NA EUV露光装置が、2026年3月18日にimecの本社キャンパス内のFab3(300mm研究ライン)のNanoICパイロットライン・スペースに搬入設置された。

imec内のNanoICパイロットライン・スペースに搬入された高NA EUVシステム

高性能AIチップの9割は、EUVを用いた露光プロセスに依存しており、NanoICパイロットラインに高NA EUVシステムが導入されたことで、EUの狙いどおり、欧州の最先端AI半導体か開発戦略に弾みがついたと関係者は喜んでいる。

高NA EUVリソグラフィの導入で欧州の半導体政策が推進

高NA EUVシステムのimecのクリーンルーム導入で、imecが世界最強のパターニングエコシステムの本拠地となったと関係者は語っている。日本からも日立ハイテク(計測)、アドバンテスト、AGC、大日本印刷、ニューフレア、テクセンドフォトマスクといったマスクおよびイメージング関連ほか、住友化学、富士フイルム、日産化学、三菱ケミカル、東京応化工業、JSR/Inpria、信越化学、王子ホールディングスといった材料メーカーのほか、SCREEN、東京エレクトロンといった製造装置など数多くの企業が参画しエコシステムを形成している。EUV露光装置自体は、オランダのASML製ではあるが、EUV周辺技術は、日本勢が圧倒的な強みを発揮している。

imecは世界最強のパターニングエコシステムの本拠地となるが、その中で日本勢が圧倒的な存在感を示している

imecでは、いままでASMLオランダ本社キャンパスに設置されたimec-ASML High NA Labsで微細化プロセスパターニングの検討を進めてきたが、NanoICプロジェクトでは、それらの成果に基づき、2/1.4nmプロセス開発に行うことになっている。

微細化を実現するさまざまな技術開発が進展

高NA EUVの高解像度によりロジックおよびメモリの微細化ロードマップが現実のものになっている。具体的には、高コントラスト・メタルオキサイドレジストと新規開発のマスクアブソーバ(EUV露光において回路パターンを転写するためのフォトマスクの「遮光層」で、高NA EUVによる8nmライン/16nmピッチライン)のパターニングが可能になっている。低NA EUV(NA=0.33)では、8nmライン(16nmピッチライン)形成にマルチパターニングが必要だったが、高NA EUV(NA=0.55)ではシングルパターニングで行え、プロセス工程数が減少できる。

高NA EUVの登場で、ロジックとメモリの今後のロードマップが現実のものとなった

低NA EUVによるマルチパターニング(NA=0.33)と高NAシングルパターニング(NA=0.55)の比較。低NAでは、8nmライン(16nmピッチライン)形成にマルチパターニングが必要であったが、高NA EUV(NA=0.55)ではシングルパターニングで行え、プロセス工程数を減少できる

新たな配線技術で配線ピッチ18nm/16nmを実現へ

従来、多層配線工程では、あらかじめ彫った溝に金属を埋め込んでいたが、極端な微細化に伴い電気抵抗の増大や断線の問題が生じていた。このため、金属の薄膜を直接エッチングして配線を形成するDME(ダイレクト・メタルエッチ)に置き換得る必要がある。

DMEでは主にルテニウム(Ru)が用いられ、微細ピッチでの配線抵抗低減と低誘電率化を両立できる。これと高NA EUVシングルパターニングを組み合わせることで、配線ピッチ18/16nmいう極めて微細な配線構造を実現できるようになった。imecでは、すでに20nmピッチのRu配線構造において、電気試験歩留まり100％を達成するなど、量産に向けた高い信頼性が実証されている。