沖縄科学技術大学院大学(OIST)は6月16日、次世代半導体の製造に必要な技術である「高開口数極端紫外線(EUV)リソグラフィ」において、課題であった光学的悪影響の「マスク3D効果」を排除して結像性能を向上させ、現在のEUV露光装置よりも小型で低コスト、低消費電力な装置が実現できることを数値シミュレーションによって示したと発表した。

同成果は、OIST 量子波光学顕微鏡ユニットの新竹積教授によるもの。詳細は、国際光工学会が刊行する、半導体の微細加工技術を扱う専門論文誌「Journal of Micro/Nanopatterning, Materials, and Metrology」に掲載された。

リソグラフィのボトルネックを排除できる可能性

国際エネルギー機関の試算によると、AI需要の拡大に伴い、2030年にはデータセンターの電力消費量が現在の約2倍に達するという。これを抑制し、さらに削減へと転じるには、より微細で低消費電力の半導体チップの製造が不可欠とされる。

現代のナノメートルスケールの半導体製造を支えるための基幹技術が、EUVリソグラフィだ。同技術では、まずは照明システムを介して波長13.5nmの極端紫外光を、回路パターンの原図が刻まれた反射型フォトマスクに照射するところから始まる。そこから反射した光は、複数の鏡で構成されたプロジェクターを通過し、シリコンウェハ上に回路パターンを結像。その後、後続の工程を経てウェハにパターンがエッチングされる仕組みとなっている。

なお、現在の最先端量産プロセスは「3nm世代」と呼ばれるが、これは実線幅ではなく、トランジスタ密度や性能、消費電力などを総合した世代名である。現在は、次世代の2nm世代や1nm世代の研究が進展しているほか、さらには1nmを下回るオングストローム世代への微細化も進められている。

これらの次世代半導体の実現には、三次元積層化やチップレットなどの技術融合に加え、依然として物理的な微細化も不可欠なため、EUVリソグラフィのさらなる高性能化が求められている。そこで大きな注目を集めているのが、より高い開口数を有する「High-NA EUVリソグラフィ」だ。

  • High-NA EUVリソグラフィの概要図

    High-NA EUVリソグラフィの概要図。照明システム内の集光ミラーは、EUV光源からの短波長光をフォトマスクへ導くシンプルな設計だ。プロジェクター内の2組のミラーペアにより、高い開口数を実現している。フォトマスク上の回路パターンがウェハに投影された後、エッチング処理によってシリコン表面に高密度なナノメートル級の線状パターンが形成される。このプロセスを20回以上繰り返して20層以上を積層し、微細な半導体チップが製造される。(c) 新竹積(OIST)(出所:OIST Webサイト)

開口数(NA)とは、光学系を通過できる光の最大角度を指し、その数値が高いほど広角度の光を捉えて微細な像を投影できる。理論上、解像度の限界(解像可能な最小の線幅)は開口数にほぼ反比例するため、高開口数ほど微細な線幅が形成可能だ。集積度の高いチップは、信号の伝送距離が短くエネルギー損失を最小限に抑えられるため、1演算あたりの電力消費量を大幅に削減できる可能性を秘めている。

High-NA EUVリソグラフィはすでに実用機が出荷され、先端半導体の量産に向けた準備が進む。しかし、1台あたり500億円以上という巨額の装置コストが、普及の大きな障壁となっている。また同技術では、フォトマスクの厚みによって回路パターンが歪んでウェハ上に投影される「マスク3D効果」も課題として知られている。開口数が高まるほどこの悪影響は深刻化し、微細化の足かせとなる。そこで新竹教授は今回、同技術の普及促進に向け、大幅なコストダウンと課題解決を両立する新たな光学設計を検討したという。

今回の研究で新竹教授が着目したのが、フォトマスク、プロジェクター、ウェハを同軸上に配置する「インライン構成」だ。同構成は、1990年代のEUVリソグラフィ開発初期から、多くの研究者が高開口数リソグラフィの光学設計を目的に模索してきた。シンプルな点が長所だが、開口数の増加に伴い発生する像のボケや、各種の光学収差という短所に対する解決策を見出せなかったため、現状では採用されていない。

そこで新竹教授はこれらの課題に対処するため、凹面鏡と凸面鏡からなる複数のミラーペア内で光を複数回反射させ、高開口数を維持したまま光学収差を相殺できるプロジェクター機能の検証を実施した。数値シミュレーションの結果、各段のペア内で光線を複数回反射させる構成を取り入れることで、収差を適切に相殺できる可能性が見出された。

次いで、光学シミュレーションシステム「OpTaliX」を用いた数ヶ月の計算により、優れた結像性能と高開口数を両立させるために不可欠な、鏡の理想的な曲率(非球面形状)と配置が特定された。ただし、今回のシミュレーションでは、ミラーの反射率を100%と仮定しており、また欠陥が一切ないことを前提とするなどの制約ある。また、シミュレーションから実機へと移行させるには、高度なエンジニアリングが必要なため、すぐさま実機を製造できるわけではないとする。それでも、今回の研究成果により、High-NA EUVリソグラフィをより簡素かつ低コストに実現できる可能性が提示された。同技術が実用化されれば、現在出荷が始まっているHigh-NA EUVリソグラフィの約4分の1のコストで半導体を製造できるようになると試算された。

従来よりも安価なHigh-NA EUVリソグラフィが実現することで、より高密度なメモリやより効率的なロジックチップを製造できるようになる。その結果、電子機器の高速化と省電力化が進み、運用コストの削減が期待されるため、将来のAI利用の拡大に伴うデータセンターの電力消費の爆発的な増大を抑制できる可能性があるとした。さらに、次世代半導体による高密度チップは、同等の演算性能における消費電力を低減できるため、発熱の抑制にもつながり、データセンターの冷却に要する電力も削減できる可能性があるとした。

新竹教授は今後、低コストかつ高性能なEUVリソグラフィの具現化に向け、次のステップとして物理的なプロトタイプの構築を進め、High-NA EUVリソグラフィの実現を目指すとしている。