ソニーとimec、3D集積向け高密度バックサイド接続技術を発表　TSV重ね合わせ許容範囲を3倍に拡大

この半導体ニュースのまとめ

・ソニーとimecが、次世代3D集積向け高密度バックサイド接続モジュールを共同発表
・局所BDIを用いる新方式で、従来TSV比3倍のオーバーレイ許容範囲と低抵抗・低リーク接続を実現
・ロジックやメモリ向け新たな3D統合スキームを可能にし、最大500nmのバルクSiを残す用途にも対応

3D集積の課題はTSVのオーバーレイと金属埋め込み

ソニーセミコンダクタソリューションズ(以下、ソニー)とimecは、先週ハワイで開催された2026 IEEE/JSAP VLSI Symposium(2026 VLSI Symposium)において、高密度バックサイド相互接続向けの新しい統合モジュールを共同で発表した。次世代の3Dスタッキングやバックサイド機能化では、微細なアクティブ表面と構造密度の低いウェハ裏面を高密度に接続する技術が重要になるが、従来のビアミドルTSVはアスペクト比が高く、金属埋め込み工程や電気特性の両面で課題があった。特に、狭いミドルオブライン(MOL)ビアとTSVを高精度に重ね合わせる必要があるため、オーバーレイ余裕の小ささが実装難度を押し上げていた。

local BDIでTSV寸法を50％拡大、位置ずれ許容30nmへ

今回のモジュールの中核は、TSVとウェハ表面のアクティブ領域が重なる部分に局所的に形成する自己整合型絶縁構造「局所バックサイド誘電体分離(local BDI)」である。imecによると、ウェハ表面側にすでに存在する高密度・狭ピッチのMOLビアを起点に、より広いTSVへ接続できるようにしたことで、従来方式に比べてTSVの上下面の臨界寸法(CD)を50％拡大できたという。これによりTSVの金属埋め込み工程を簡素化し、標準セル高さ115nmの構成で、狭いMOLビアとの位置ずれ許容範囲も最大30nmまで広げた。imecの説明では、オーバーレイウィンドウは従来方式比で3倍に拡大し、低抵抗かつ低リークのフロント・ツー・バック接続を実現したとしている。また、リーク電流測定では周辺Si基板に対して良好な絶縁性も確認されたという。

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  セル高さ115nm、バルクSi厚さ500nmを仮定した場合の従来型のビアミドルTSVとlocal BDI TSVアプローチの比較模式図 (出所:imec)

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  TSVとMOLビアの位置ずれ(オーバーレイ)と鎖抵抗の関係 (出所:imec)

ロジックやメモリ向け新たな3D統合スキームを可能に

プロセスは、従来のFEOL、MOL、BEOL形成の後、ウェハ接合とSi薄膜化を行い、TSVとアクティブ領域の重なり部でlocal BDIを形成し、その後にTSVを金属化する流れとなる。local BDIの形成自体は、コンフォーマル誘電体堆積と等方性エッチングで構成される。imecは、この方式がロジックやメモリを含む幅広い用途の新たな3D統合スキームを可能にすると説明する。特に、残存バルクSiの完全除去を前提としないため、最大500nmのバルクSiを残したままTSV接続でき、比較的厚いSi層を利用するDRAM用途にも有望だとするほか、従来方式では難しかった裏面側の設計自由度も確保できるともする。

次世代3Dパッケージング技術の選択肢を拡大

ソニーのシニアマネージャーで、論文の筆頭著者である重利拓司氏も「3D集積は幅広い半導体アプリケーションにおいてますます重要になってきており、対象となるアプリケーションに応じて選択できる多様な裏面接続方式を開発することは意義深い」と述べるなど、今回の発表は、両社が先端パッケージング技術で協業を深めていることを示す成果と言える。今後、ロジックとメモリの混載や、より複雑なシステム集積に向けて、local BDI方式がどこまで実装選択肢として広がるかが注目点となりそうだ。