imecが3D CCDメモリを実証、AI向け高密度バッファメモリ実現へ前進　IMW 2026

この半導体ニュースのまとめ

・imecがCCDメモリの3次元実装を実証
・3D NAND類似構造でDRAMを上回るビット密度を視野
・CXLバッファメモリとしてAI向け新たなメモリ候補に

imecは5月12日、AI向けメモリ用途を想定した電荷結合素子(CCD)の仕組みをデータの記録に応用したCCDメモリの3次元実装(3D CCD)を実証したことを、5月にベルギー・ルーベンで開催された半導体メモリ技術に関する国際学会「2026 IEEE International Memory Workshop(IMW 2026:国際メモリワークショップ)」で発表した。3D NANDに類似した構造で製造可能なことを示したことで、AI時代におけるメモリ不足(いわゆるメモリウォール)への対応策として注目される。

AI時代に顕在化する「メモリウォール」 問題

生成AIの拡大に伴い、データセンターでは大量データを高速に処理するためのメモリ需要が急増している。しかし、DRAMはコストやビット密度の面でスケーリング限界に近づきつつあり、HBMを含めた従来技術だけでは需要を満たすことが難しくなっている。

こうした背景から、DRAMやHBMを補完する新しいメモリ技術の探索が進んでおり、特に近年はCompute Express Link(CXL)などのインタフェースの登場により、メモリアーキテクチャ自体の再構成も進みつつある。

3D NAND類似プロセスでCCDを立体集積

imecが今回実証した3D CCDメモリは、IGZO(インジウム・ガリウム・亜鉛酸化物)をチャネルに用いた構造で、3D NANDに類似したプロセスで形成されるという。

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  (a)3ワードラインベースの3D CCD構造の概要図。ボトムゲート(BG)、センターゲート(CG)、トップゲート(TG)で構成され、その下にソース(S)、上部にドレイン(D)という構造。(b)ワードラインピッチ80nmの3つのゲート層を示すTEM画像 (出所:imec)

具体的には、複数のワードライン層を積層した構造に対して縦方向にメモリホールを形成し、その内部にCCDの素子列(CCDレジスタ/ストリング)を配置。3D NANDでも活用されるメモリホールの形成(パンチ工程)と、メモリホール内部にチャネルを一括して形成する工程(プラグ工程)を組み合わせたパンチアンドプラグ方式を活用し、電荷を順次転送することで情報を保持・移動する仕組みを採用する。

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  左は3ワードラインベースの3D CCDメモリにおけるシリアル転送のための3つのゲートを用いたパルス方式のイメージ。右はゲート下のポテンシャルウェル(電荷の井戸)の形成と移動による電子の移動に関する動作イメージ (出所:imec)

実験では、電荷の転送速度が4MHz以上で動作することを確認し、1サイクルあたり数千電子の転送が可能で、ビットあるいはマルチビット記録に対応できる可能性を示したという。

DRAMとは異なる「ブロックアクセス型メモリ」

3D CCDは、DRAMのようなランダムアクセス型ではなく、ブロック単位でデータを扱う構造を特徴とする。このため、個別のバイトアクセスよりも、大規模なデータ塊を効率よく供給する用途に適しており、AIワークロードやCXL Type3バッファメモリといった用途との親和性が高いとされる。

また、CCDは電荷ベースの動作であるため、低電圧動作、長保持時間、高耐久性といった特性も期待できるという。

DRAMの後継ではなく補完技術としての位置付け

imecでは、3D CCDをDRAMの直接的な代替ではなく、CXLを活用したメモリ階層の中でDRAMやHBMを補完するバッファメモリとして位置付けている。

特に、3D NANDに近い構造で製造できることから、低コストで高ビット密度を実現できる可能性があり、DRAMの限界を補う形でAIインフラ全体のメモリ効率を高めることが期待されるとしており、今後は、ワードライン数の拡張や読み出し回路の最適化を進め、実用化に向けた開発を進めるとしている。