imecが高NA EUVによる量子ドット量子ビットデバイスを実証、量産化への技術基盤を提示

この半導体ニュースのまとめ

・imecが高NA EUVを用いた量子ドット量子ビットデバイスを実証
・プランジャーゲートとバリアゲート間のギャップを6nmで形成することで高密度集積と低ノイズ化を両立
・CMOSプロセスとの親和性を活かし、量子コンピュータの工業的スケーリングに道筋

imecは5月19日、高NA EUVリソグラフィを用いて作製した量子ドット型量子ビット(qubit)デバイスを実証したと発表した。同成果は、量子コンピュータの基本構成要素である量子ビットの高密度化と量産化に向けた重要なマイルストンになるとimecでは説明している。

量子コンピュータの課題となっているスケーリング

量子コンピュータは、創薬や物理プロセスのシミュレーションなどの分野で従来のコンピュータを大きく上回る性能が期待される一方、実用化には数百万規模の量子ビットを安定的に制御・接続する必要があるとされている。しかし現状では、単体デバイスの実証段階にとどまり、大規模集積への道筋が課題となっている。

こうした中で、シリコンベースの量子ドットスピン量子ビットは、既存の半導体製造技術との互換性が高く、「産業化に適した量子ビット(industry qubits)」として有力視されている。

高NA EUVにより6nmのゲート間ギャップを実現

今回の成果では、高NA EUVリソグラフィを用いて、量子ドットを構成するほか、量子ドットのポテンシャルの調整などを担うプランジャーゲート(PG)と、バリアゲート(BG:ポテンシャルゲートとも呼ばれる)の電極間ギャップを約6nmまで微細化することに成功したほか、機能する量子ビットネットワークの形成に成功したとする。

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  高NA EUVを用いて形成されたプランジャー(P)ゲートとバリア(B)ゲート間のギャップが6nmで量子ビットアレイが機能している様子 (出所:imec)

量子ドット量子ビットでは、隣接する量子ドット間の相互作用の強さがギャップのサイズに依存するため、微細化は性能に直結する要素となることから、今回の成果は、高NA EUVがナノスケールの構造形成において有効であることを示したものといえる。

CMOSプロセスとの互換性による量産への期待

シリコン量子ビットの大きな利点は、既存の半導体製造技術、特にCMOSプロセスとの親和性にある。imecはこれまでにもCMOS互換プロセスにより低ノイズかつ安定した量子ビット動作を実証してきたが、今回、高EUVを導入したことで、300mmウェハ対応の量産プロセスへの展開が視野に入る段階に進んだといえる。これは、量子デバイスを研究室レベルから工業製品へと移行する上で重要な転換点となるとimecでは説明している。

先端ロジックや半導体メモリ技術との接点も

高NA EUVは、2nmプロセス世代以降の先端プロセスや高密度な半導体メモリの実現に不可欠な露光技術として注目されているが、今回の成果は、同技術が量子コンピューティング分野にも適用可能であることを示した点で意義が大きい。

imecは、半導体スケーリングで蓄積された技術資産を量子デバイスに転用することで、量子コンピュータの実用化を「半導体産業の延長線」で実現する方向性を示したといえる。

量子と半導体の融合が加速へ

今回の研究は、単一デバイスの実証を超え、量子ビットの集積化・量産化に向けたプロセス技術の現実解を提示した点にある。AIやHPC向け半導体の進化を支えてきたリソグラフィ技術が、量子コンピューティングの分野でも重要な役割を担うことが示されつつあると言え、今後は半導体と量子技術の融合による新たな計算基盤の構築が進む可能性がある。