imec、2件のAIワークロード向け次世代強誘電体メモリ研究をVLSIシンポジウムで発表

この半導体ニュースのまとめ

・imecがAI時代の次世代メモリに向け、強誘電体キャパシタと垂直積層FeFETの研究成果を発表
・強誘電体キャパシタでは約1.3Vの低電圧動作、40μC/cm²超の残留分極、10¹³サイクル以上の耐久性を実証
・IGZOベースの5ワードライン垂直積層FeFETを機能実証し、高密度3D強誘電体メモリへの道筋を示した

imec、AI時代の次世代メモリに向け2件の強誘電体メモリの研究成果を発表

AIワークロードの拡大により、メモリシステムには容量、帯域幅、エネルギー効率、コストのすべてで従来以上の性能が求められるようになっている。DRAMやSRAMといった既存メモリのスケーリングが難しくなる中、低電圧動作と高密度な3D集積の可能性を持つ強誘電体メモリ(FeRAM)が次世代メモリ候補として注目されている。こうした背景のもと、imecは6月開催の2026 VLSI Symposiumにおいて、強誘電体キャパシタと垂直積層型FeFETに関する2件の研究成果を発表した。

強誘電体キャパシタで1.3V動作と高耐久性を実証

1つ目の成果は、将来のDRAMライクなメモリを見据えた低電圧強誘電体キャパシタ。imecは、強誘電体層のスケーリングにより約1.3Vでの低電圧動作を実現しつつ、40μC/cm²超の高い残留分極と、10¹³サイクル以上の耐久性を維持できることを示した。低電圧での動作は、AIシステム全体の消費電力低減に直結するため、今後のデータ中心型システムにおいて重要な技術要素になるとみられる。特に、ロジック近傍に配置される大容量メモリでは、読み書き時の電圧低減がデータ移動に伴う電力削減にもつながる。

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  強誘電体キャパシタ (出所:imec、以下すべて)

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  種々の条件下での残留分極の耐久性試験結果

垂直積層FeFETで高密度3Dメモリへ道筋

もう1つの成果は、IGZOベースの強誘電体電界効果トランジスタ(FeFET)を垂直方向に積層したメモリセル。今回、5ワードラインの垂直スタックFeFETメモリセルの機能実証に成功した。デバイスを縦方向に積み重ねることでストレージ密度を高めるアプローチであり、将来の高密度3D強誘電体メモリに向けた重要な一歩となる。また、バックゲートを備えたデュアルゲート構成を導入することで、FeFETの課題の1つである消去効率を改善したとしている。酸化物半導体を用いることで、低温プロセスや3D積層構造との親和性も期待される。

共通の材料・集積戦略で次世代メモリを探索

imecは、強誘電体キャパシタとFeFETを別々の技術としてではなく、共通の材料スタック、界面制御、3D集積技術を活用する補完的な研究領域として位置付けている。キャパシタで得られた界面エンジニアリングやスケーリングの知見はFeFETの最適化に応用でき、FeFET積層で実証された3D統合技術は、高密度3D強誘電体キャパシタアレイの実装にもつながる可能性がある。AI向け半導体では、演算器だけでなく、データをどこに、どれだけ近く、どれだけ低消費電力で保持できるかがシステム性能を左右するため、こうしたメモリ技術の選択肢拡大は重要性を増している。

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  垂直積層型FeFETに組み込まれた強誘電体キャパシタ

実用化へ耐久性、消去性能、信頼性を改善へ

imecのプログラムディレクターであるAttilio Belmonte氏は、今回の成果について、材料科学から高度な3D統合までの多分野にわたるimecの知見が、メモリ技術の重要課題に取り組む基盤になると説明している。また、Maarten Rosmeulen氏は、AIとデータ集約型アプリケーションの成長を支えるため、複数のメモリ技術の道筋を模索しているとする。今後imecは、FeFETの耐久性や消去性能、強誘電体キャパシタの電圧スケーリングと信頼性最適化を進め、システムレベル評価や完全統合型3Dメモリアーキテクチャの開発につなげる方針である。