RapidusとCadence、先端SoCの設計期間を半減へ　AIエージェントを活用

この半導体ニュースのまとめ

・RapidusとCadenceが先端SoC設計期間の短縮に向けて協業し、AIエージェント技術を活用
・Rapidusの設計支援基盤「Raads」にCadenceの「InnoStack」を組み込み、実装作業の自動化を推進
・2nmプロセス向け設計で期間半減とコスト30％削減を目指し、短TAT製造との相乗効果を狙う

RapidusとCadenceがSoC設計期間短縮で協業

Rapidus(ラピダス)と電子回路自動設計ツール(EDA)大手の米Cadence Design Systems(ケイデンス)はこのほどシステム・オン・チップ(SoC)設計期間の短縮するために協業することを発表した。ラピダス独自の設計支援ツールの中核にケイデンスのAIエージェント技術を用いることで最大2倍の高速化が図れるとしている。

ラピダスは完全枚葉式の生産方法によって短TATを最大の特徴としている。一般的なSoCはウェハを数枚～数百枚単位でまとめたバッチと、1枚ごとの枚葉式を組み合わせるが、この方法だと標準で120日かかる。これに対して枚葉式のみで製造する場合、「急ぎのユーザー向けのスーパーホットでは15日で提供できる」と小池社長は7月17日に都内で開催されたケイデンスの年次イベント「CadenceLIVE Japan 2026」で強調した。

• 

  「CadenceLIVE Japan 2026」で講演するラピダスの小池淳義社長

短TAT製造に加え、設計工程の高速化が課題に

そもそも枚葉式のみでの製造にこだわるのは、小池社長がドライエッチング技術者だった日立製作所の新人時代に遡る。バッチで5～6時間かかっていたのを枚葉式では数分で可能なことに気がついたことがきっかけだった。

「スピードが命」というラピダスにとって、設計期間の短縮は大きな課題であり、打開策としてAI/機械学習をベースにした設計支援ツール「Raads」(Rapidus AI-Assisted Design Solution)を開発し、LLMベースのEDAや物理設計の最適化などツールを増やしているところだ。

AI設計支援基盤「Raads」にCadenceのInnoStackを統合

今回の協業によってケイデンスの「AIスーパーエージェント」シリーズの中のデジタル実装やタイミング収束などを行う「InnoStack」を取り入れ、Raadsに組み込む。これによってこれまで技術者がツールを使い分けながら行っていた実装作業をAIエージェントで自動化できるようになる。

• 

  ラピダスとケイデンスの協業イメージ

仕様入力からRTL設計データ生成までをAIで支援

ラピダスは今後、Raadsを「Rapidus AI-Agentic Design Solution」へと進化させる。設計者が求める半導体の仕様を入力すると2nmプロセスに最適化された論理的な回路(ゲートレベル設計)を実現するためのRTL(レジスタ・トランスファ・レベル)設計データが出力される。また消費電力、性能、面積(PPA)の予測も短期で可能としている。既存EDAツールとRaadsを組み合わせることで設計期間を半減、設計コストの30％削減を目指す。