LSTC、先端ロジック半導体のゲート絶縁膜新技術を開発　性能向上と省電力化へ

この半導体ニュースのまとめ

・LSTCがBeyond 2nm世代向けに、先端ロジック半導体のゲート絶縁膜新技術を開発
・SiO₂界面層を約0.2nmまで薄層化し、容量換算膜厚0.9nmを達成
・ダイポール層に新規材料を導入し、しきい値電圧の設計自由度向上で性能と省電力性の両立を狙う

技術研究組合最先端半導体技術センター(LSTC)は、2nmプロセス以降、いわゆるBeyond 2nm世代向け半導体技術開発の一環として、先端ロジック半導体のゲート絶縁膜に関する新技術を開発したことを発表した。ゲート絶縁膜に含まれるSiO₂界面層を約0.2nmまで薄層化するとともに、ダイポール層に新規材料を導入することでしきい値電圧の設計自由度を高め、2nm世代以降の先端プロセスで求められる高速動作と低消費電力化の両立につなげることを狙う。

• 

  今回の研究成果の概要 (出所:LSTC)

AIの高度化で先端ロジック半導体に高性能と低消費電力の両立が必要に

AI技術の高度化に伴い、半導体集積回路にはさらなる高速化が求められている。一方で、データセンターやAIシステム全体の消費電力増大も大きな課題となっており、先端ロジック半導体では動作速度の向上と消費電力の低減をいかに両立させるかが重要なテーマとなっている。

先端ロジック半導体では、ゲート電極とゲート絶縁膜から成るゲートスタックの設計が高速化の鍵を握る。ゲート絶縁膜の容量換算膜厚は薄ければ薄いほどオン電流が増大し、高速動作に有利となるが、一方で個々のトランジスタのしきい値電圧をどう設定するかによって、漏れ電流を含む消費電力も大きく左右される。そのため、高速動作が必要な部分と省電力動作を優先する部分で、しきい値電圧を細かく作り分けることが集積回路全体の最適化に不可欠とされてきた。

SiO₂界面層を約0.2nmまで薄層化し容量換算膜厚0.9nmを達成

今回、LSTCが開発した1つ目の技術は、ゲート絶縁膜中のSiO₂界面層を、ほぼ一原子層に匹敵する約0.2nmまで薄くする技術である。IRDSロードマップでは、ゲートオールアラウンド(GAA)構造のトランジスタが導入される2nm世代以降で、容量換算膜厚0.9nmの達成が求められているが、従来は1.4nm程度で薄層化が停滞していたという。

その大きな要因は、高誘電率膜をシリコン上に形成する際に必要となるSiO₂界面層にあった。従来主流だったオゾン水を用いたウェットプロセスでは、SiO₂界面層だけで0.8nm程度となり、これがゲート絶縁膜全体の容量換算膜厚の大部分を占めていた。今回の研究では、新たなドライプロセスを導入し、減圧状態の酸素中での熱処理において酸素分圧と温度を精密に制御することで、成長とエッチングの境界条件を活用し、0.2nmの安定なSiO₂膜形成を可能とした。これにより、トランジスタのゲートスタックとして電気的に実測された容量換算膜厚0.9nmを達成したとしている。

• 

  新開発のゲート絶縁膜薄層化技術の概要 (出所:LSTC)

新規ダイポール層材料でしきい値電圧の設計自由度を向上

もう1つの成果が、しきい値電圧の調整自由度を高めるための新たなダイポール層(トランジスタのしきい値電圧を調整するための金属酸化物層)技術である。2nm世代以降のGAA構造トランジスタでは、10nm程度以下の狭いナノシート間にゲートスタックを形成する必要があり、きわめて薄い膜厚でしきい値電圧を調整することが求められる。従来注目されてきたランタン(La)やアルミニウム(Al)の酸化物は強い分極効果を持つ一方、最薄の0.2nmでもしきい値電圧が大きく変化し、それ以上では変化が飽和するため、微調整が難しかった。

そこで今回、電気的に中性で、挿入してもしきい値電圧をほとんど変化させないチタン(Ti)酸化物に着目し、LaやAlにTiを添加した酸化物をダイポール層に用いる技術を開発。これにより、一原子層レベルの膜厚でもしきい値変化を小さく設定できることを確認したという。しかも、このダイポール層は容量換算膜厚への影響が無視できるレベルであり、SiO₂界面層の薄層化技術とのトレードオフを発生させない点も特徴だとしている。

• 

  各種酸化物ダイポール層の膜厚としきい値電圧変化の関係を記したグラフ (出所:LSTC)

GAA構造トランジスタへの導入を通じてBeyond 2nm世代の実装を目指す

LSTCは、先端ロジック半導体の2nm世代以降の製造基盤を国内に確保しつつ、その後の世代であるBeyond 2nmの技術開発を推進するため、2022年に設立された。今回の成果は、NEDOの「ポスト5G情報通信システム基盤強化研究開発事業」における「Beyond 2nm及び短TAT半導体製造に向けた技術開発」の一環として得られたもので、LSTCの組合員である産業技術総合研究所(産総研)、物質・材料研究機構(NIMS)、東京大学、東京科学大学に加え、共同実施先の東京都市大学が研究を進めた。

今後は、GAA構造トランジスタを300mmウェハで試作可能な産総研のパイロットラインを活用し、今回開発した材料と製造プロセスを300mmウェハ対応製造装置に導入していくとするほか、実際のGAA構造トランジスタ製造工程に組み込み、トランジスタ性能の向上を実証することで社会実装につなげていく方針だという。

なお、今回の技術の詳細は、2026年6月14日から18日にかけて米国ホノルルで開催される「IEEE Symposium on VLSI Technology and Circuits 2026」で発表される予定だという。