この半導体ニュースのまとめ

・TSMCがエージェント型AIによる半導体設計を支援するAI Design Kitを導入
・デジタル設計を3～5倍、アナログ/RF設計を最大6倍に高速化
・ルネサスはヒューマノイドロボットの安全性を半導体から支える必要性を強調

TSMCは11月6日、東京都内で「TSMC 2026 Japan Open Innovation Platform(OIP) Ecosystem Workshop」を開催した。

同イベントは、TSMCのプロセス技術と、EDA、IP、設計サービス、クラウド、先端パッケージングなどを提供するパートナー企業が、半導体設計上の課題や最新技術を共有する年次イベント。2026年は「Expanding AI with Leadership Ecosystem」をテーマに、AI向け半導体の性能とエネルギー効率を引き上げる技術や、AIを活用して半導体設計そのものを効率化する取り組みが紹介された。

  • TSMC 2026 Japan Open Innovation Platform Ecosystem Workshopの会場パネル

    「TSMC 2026 Japan Open Innovation Platform Ecosystem Workshop」の会場に設置されたイベントパネル。2026年は「Expanding AI with Leadership Ecosystem」をテーマに掲げた (許可を得て編集部が撮影)

TSMCのOIPには、IPアライアンス、EDAアライアンス、デザインセンターアライアンス(DCA)、バリューチェーンアライアンス(VCA)、Cloudアライアンス、TSMC 3DFabricアライアンスという6つのアライアンスがあり、90社以上が参加している。

  • DCA、IP、VCA、EDA、Cloud、3DFabricで構成されるTSMC OIP

    TSMC OIPを構成する6つのアライアンス。DCAには28社のパートナー、IPアライアンスには10万件を超すシリコン検証済み・量産実証済みIP、VCAには3000人以上のエンジニアが参加する (提供:TSMC)

IPアライアンスだけでも、シリコン検証済み、量産実証済みのIPを10万件以上そろえるほか、DCAには世界各地の28社、VCAには構想からシリコンまでを支援する3000人以上のエンジニアが参加する。TSMCは、こうしたエコシステムを通じ、顧客の設計期間短縮とテープアウトの成功率向上を支援している。

  • TSMC OIPの発展経緯とAI時代に向けた設計エコシステムの拡大

    Design Center AllianceとIP Allianceから始まったTSMC OIPの発展経緯。VCA、EDA、Cloud、3DFabricへと連携領域を広げ、A14 NanoFlex ProやAIを活用した設計フローまで対象を拡大してきた (提供:TSMC)

AIでAI半導体を設計する時代へ

基調講演に登壇したTSMCのEcosystem and Alliance Management Division DirectorであるAveek Sarker氏は、生成AIからエージェント型AI、フィジカルAIへと用途が広がる中、AIシステムに求められる演算性能とメモリ帯域が急速に拡大していると説明した。

大規模言語モデル(LLM)の学習に必要な演算量は年間約5倍のペースで増加しているほか、長いコンテキストやマルチモーダル、推論型AI、エージェント型AIの普及により、メモリ需要も指数関数的に増えているという。

一方、演算能力と帯域幅の拡大に伴い、演算チップとメモリ間のデータ移動に要する電力も増加している。このため、個別の半導体を高性能化するだけでなく、ロジック、メモリ、パッケージ、光接続、電源供給、冷却を含め、システム全体を協調設計する必要があるとした。

また、半導体業界にとってAIは製品の需要を生み出すだけの存在ではなく、半導体の設計を高速化する手段にもなりつつある。今回のイベントで発表された技術論文の70％以上が、AIの活用またはAIによる効果に言及しているという。

TSMCは、AIによる設計支援を従来の最適化や予測から、複数のAIエージェントが設計作業を実行する段階へ進化させる。その中核に位置付けられたのが、新たに導入する「TSMC AI Design Kit(ADK)」である。

PDKを補完するAI Design Kit

従来の半導体設計では、プロセスのデバイスモデルやデザインルール、設計に必要な各種データをまとめたPDK(Process Design Kit)と、TSMCおよびEDAベンダーが提供するリファレンスフローが利用されてきた。

ただし、従来のリファレンスフローは、あらかじめ設定された静的な条件を基に処理を進めるものであり、実際の半導体設計では製品ごとに性能、消費電力、面積、動作条件などの目標が異なるため、設計者がツールの設定やワークフローを調整し、何度も設計と検証を繰り返す必要があった。

ADKは、TSMCのプロセス技術や設計手法に関する知識を、エージェント型AIが利用できる形で提供する設計支援基盤となる。PDKを置き換えるのではなく、AI向けの知識レイヤとしてPDKを補完し、EDAツールや顧客の設計ノウハウと組み合わせて利用する。

TSMCの知識を学習したAIエージェント、EDAベンダーが提供するAIエージェント、顧客が持つ設計データや目標を組み合わせることで、設計ごとに異なる電力、性能、面積(PPA)の目標に向けて、設定の変更、設計、解析、評価を自律的に繰り返す。

TSMCはこのADKの導入により、デジタル設計の生産性を3～5倍に高められると説明する。AIエージェントが24時間継続して設計条件の探索と解析を繰り返すことで、設計者が手作業で行ってきた調整を減らし、目標とするPPAに到達するまでの期間を短縮する。

また、デザインルールチェック(DRC)で検出された違反の修正についても、TSMCのガイドラインとEDAベンダーのDRCエージェントを組み合わせることで、生産性を1.5倍に高められるという。

  • TSMC AI Design KitとPDK、EDAエージェント、LLMを組み合わせた設計環境

    TSMC AI Design Kit(ADK)を活用する設計環境の概念図。従来のPDKとリファレンスフローを基盤としながら、TSMC ADK、顧客の知識を活用するエージェント層、EDAエージェント層、LLMを組み合わせる (提供:TSMC)

アナログ/RF設計の生産性を最大6倍へ

ADKはデジタル設計だけでなく、アナログ/RF設計にも適用される。

アナログ回路の設計や異なるプロセスへの移行は、回路特性や配線、寄生素子などを考慮する必要があり、熟練設計者の経験に依存する部分が大きい。設計した回路を別のプロセスへ移行する際も、単純に寸法を縮小するだけでは同じ性能を得られないため、回路とレイアウトの双方を再調整する必要がある。

TSMCはこれまで、アナログセルとEDAによる設計自動化を組み合わせることで、アナログ設計の生産性を約3倍に高めてきた。ADKとエージェント型AIを加えることで、回路の最適化やレイアウト移行を自律的に進め、アナログ/RF設計の生産性を最大6倍に高められるとしている。

AI/HPC向けインタフェースでは、Ethernetが50Gbpsから200Gbps、PCI ExpressがGen 6からGen 7、HBMがHBM3EからHBM4/4E、UCIeが32Gから64Gへと高速化している。こうした高速インタフェースを先端プロセスへ移行する作業を効率化することは、AI半導体の市場投入期間を短縮するうえでも重要となる。

自然言語から3D ICの構成を生成

3D IC設計でもAIエージェントの活用を進める。TSMCは、チップレットやインターポーザ、パッケージなどを含む3D ICの構造を記述する共通言語として「3Dblox」を提唱してきた。設計者がチップレットの配置や接続関係などを自然言語で指示すると、AIエージェントが内容を解釈し、数分以内に3Dbloxの記述へ変換する設計手法をEDAパートナーと開発しているという。

3DbloxについてはIEEE P3537として標準化作業が進められており、主要EDAベンダーなど15社が参加。2026年9月には主要な拡張仕様が承認され、2027年第1四半期の正式発行が見込まれている。

標準化が進めば、異なるEDAツールや設計会社、半導体メーカー、OSATの間で3D ICの設計情報を共有しやすくなる。さらにAIエージェントを組み合わせることで、複雑なマルチダイ構成の設計や変更、検証に要する時間の短縮につながるとTSMCはみている。

CoWoSとSoICで演算規模を最大87倍へ

代わって登壇したTSMCのDesign Methodology and Kit Development Division DirectorであるC.T. Wu氏は、AIの学習に必要な演算量が過去数年にわたって年間約5倍のペースで増加し、推論で処理されるトークン数も過去3年間で500倍以上に拡大している状況を説明した。

エージェント型AIや推論型AIが普及すれば、推論処理がAI市場の成長をけん引するようになり、トークン当たりの処理コストや消費電力を引き下げる「トークンエコノミクス」が重要になる。

そのためTSMCは、先端プロセスによる電力効率の改善、2.5D/3Dパッケージによるロジックとメモリの統合、光インターコネクト、AIを活用した半導体設計という4つの方向からAIシステムのスケーリングを進める。

  • HPC、モバイル、自動車、IoTにおける先端プロセス需要の拡大見通し

    AIの普及に伴う先端プロセス需要の拡大見通し。HPC/モバイルではN5からN3、N2へと先端プロセスの採用が進み、自動車とIoTでもFinFETを採用するウェハ需要の増加が予測されている (提供:TSMC)

先端プロセスでは、N3PからN2P、N2U、Super Power Rail(SPR)を採用するA16 SPR、A14、A13、A12 SPRへと技術を進化させ、複数世代を通じて電力効率を2.3倍に高める計画を示した。

A14では、ナノシートトランジスタとDTCOを組み合わせた「NanoFlex Pro」を採用する。N2と比べ、速度を14％向上させるか、同一性能で消費電力を23％削減でき、ロジック密度も25％向上するとしている。

一方、AI半導体は単一のダイに搭載できるトランジスタ数だけでは、必要な演算性能を確保できなくなりつつある。このため、CoWoSとTSMC-SoICを組み合わせ、1つのパッケージに搭載する演算ダイとHBMを増やす。

TSMCは現在、5.5レチクルサイズのCoWoSを量産しており、2027年には9.5レチクルサイズ、2028年には14レチクルサイズへ拡張する。その後も大型化を続け、2029年には14レチクルサイズを超える構成を投入する計画となる。

CoWoSの大型化とTSMC-SoICによる3D積層を組み合わせることで、1つのシステムに搭載できるトランジスタ数は2024年から2029年までの5年間で48倍に増える。さらに、先端プロセスによる性能と電力効率の向上を加えると、AIの演算規模を最大87倍へ拡大できるという。

HBMの帯域幅を5年間で34倍へ

AIシステムでは演算性能だけでなく、演算装置へデータを供給するメモリ帯域幅もボトルネックとなる。

TSMCは、CoWoSに搭載するHBMの数を増やすほか、HBM世代の進化とベースダイの先端プロセス化を進めることで、2024年から2029年までの5年間でHBMの総帯域幅を34倍へ高める計画を示した。

HBM4/4EではN12、HBM5ではN3Pをベースダイに採用することを想定する。ロジックプロセスを活用してベースダイへ必要な機能を統合し、帯域幅とエネルギー効率を高める。

さらに、HBMを演算ダイへ3次元積層する構成や、より近い位置にメモリを配置する新たなメモリ階層を導入することで、帯域幅を34倍から115倍、将来的には最大830倍まで拡張できる可能性も示した。

ただし、パッケージの大型化や3D積層を進めると、電源供給、放熱、機械的応力、シグナルインテグリティなどの設計が複雑化する。TSMCは、EDA、メモリ、基板、OSATなどが参加する3DFabricアライアンスを通じ、マルチフィジックス解析を含む設計環境の整備を進めるとしている。

200Gbpsの光インターコネクトを実用化

データ移動に伴う消費電力を抑えるため、TSMCはシリコンフォトニクスを活用した「COUPE(Compact Universal Photonic Engine)」の開発も進めている。

COUPEは、電子回路と光回路を近接配置し、高精度の電磁界抽出と熱モデリングを活用しながら、電気系および光学系のコンポーネントを同時に最適化する技術である。

TSMCは200Gbpsのマイクロリング変調器を実用化しており、次世代品では400Gbpsへの高速化を計画する。光インターコネクトをパッケージ内へ導入することで、AIアクセラレータ間やラック内、ラック間の通信帯域を広げながら、データ移動に要する電力の削減を目指す。

TSMCは、先端プロセス、CoWoS、TSMC-SoIC、HBM、COUPEを個別に進化させるだけでなく、システム技術協調最適化(STCO)によって組み合わせることが、AIの演算性能とエネルギー効率を引き上げる鍵になると説明した。