シノプシスとTSMCが先端設計で協業、A14向けEDAやAIエージェント、CoWoS対応を強化

この半導体ニュースのまとめ

・シノプシスとTSMCがA14向け認証済みEDAフローやエージェンティックAIで協業を拡大
・CoWoS上でのIVR搭載マルチダイ設計やCOUPE向けパッケージ内光電融合を支援
・N2P向けPCIe 7.0やHBM4などのIPがテープアウトに到達

Synopsys(シノプシス)は、TSMCとの協業を拡大し、次世代AIシステムや高性能コンピューティング(HPC)システムの開発を支援する、新たなEDAフロー、マルチダイ設計環境、マルチフィジックス・サインオフ手法、シリコン実証済みIPなどを発表した。

両社は、TSMCのA14プロセスや先端パッケージング技術の採用に向け、AIを活用したEDAフロー、CoWoS上でのマルチダイ設計、パッケージ内光電融合、先端プロセス向けIPなどで連携する。シリコンからシステムまでを一貫して設計・検証できる環境を整備し、複雑化するAI・HPCシステムの設計収束を早める狙いがある。

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  シノプシスとTSMCの協業概要。A14向け認証済みEDAフロー、エージェンティックAI、CoWoSを用いたマルチダイ設計、パッケージ内光電融合、先端プロセス向けIPの各領域で連携を強化する (出所:Synopsys)

A14向けデジタル・アナログEDAフローの認証を取得

両社の協業では、TSMCのA14プロセスに向けたデジタルおよびアナログEDAフローの認証を取得した。インプリメンテーションからサインオフまでをカバーする設計手法を提供し、A14を採用する半導体設計の収束を支援する。

アナログ設計では、A14におけるデバイス配線の設計環境を共同で整備した。アナログ回路の配置配線を自動化し、レイアウト作業の生産性向上と、既存設計から先端プロセスへの移行期間短縮を図る。

シノプシスの「Custom Compiler」は、既存のアナログ設計を異なる半導体プロセスへ移行する作業を効率化する。「Fusion Compiler」では、大規模言語モデル(LLM)を利用した解析によって設計作業を支援し、デジタル設計の生産性向上につなげる。

エージェンティックAIがアナログ・デジタル・マルチダイ設計を自動化

両社は、エージェンティックAIを活用し、アナログ、デジタル、マルチダイ設計にまたがるワークフローの自動化も進める。人手で行ってきた設計作業や解析、調整をAIエージェントへ移し、設計フローの自律性と生産性を高める。

マルチダイ設計では、「Synopsys 3DIC Compiler」を利用したエージェンティックAIによるチップレット・フロアプラン共同最適化フローを開発した。複数のチップレットをパッケージへ配置する際の複雑なフロアプラン作業を自動化し、TSMCの3DFabric技術を用いる設計の収束を早める。

半導体の設計工程ごとにAIを個別利用するのではなく、エージェンティックAIが設計目標や解析結果を引き継ぎながら複数工程を実行することで、先端プロセスや異種集積を採用した大規模設計の手作業を減らすとしている。

CoWoS上でIVRを搭載するマルチダイ設計を支援

先端AIシステムでは、消費電力と電力密度の上昇に伴い、パッケージ内の電源供給や熱管理が課題となっている。両社は、TSMCのCoWoS技術を用いるマルチダイ設計において、IVRを効率的に協調設計・シミュレーションできる環境を整備する。

IVRは、AIアクセラレータなどの演算ダイの近傍で電圧を変換することで、電力効率やパワーインテグリティの向上を図る技術である。3DIC Compilerを基盤とする統合環境により、CoWoS上の演算ダイ、メモリ、電源供給回路などを一体的に設計し、電気的・熱的な影響を検証できるようにする。

また、TSMCのCOUPE技術に向け、3D IC実装、マルチフィジックス解析、設計最適化を組み合わせた、フォトニクスとエレクトロニクスの統合協調設計フローも強化する。

高帯域な光インターコネクトをパッケージ内へ統合するコパッケージド・オプティクス(CPO)では、電子回路、フォトニック回路、光接続、電源、熱などを横断して設計・検証する必要がある。両社はCOUPE向けの設計環境を整備し、AIシステムやデータセンターに向けた光電融合システムの開発を支援する。

N2P向けPCIe 7.0やHBM4などのIPがテープアウト

シノプシスは、TSMCの先端プロセス向けに、インタフェースIP、ファウンデーションIP、Silicon Lifecycle Management(SLM) IPのポートフォリオも拡充する。

TSMCのN2Pプロセスでは、PCIe 7.0、HBM4、LPDDR6/5X/5、224G Ethernet PHY、UCIe、OTP、プロセス・電圧・温度(PVT)を監視するSLM IPなど、AI・HPCシステム向けの主要IPがテープアウトまで到達した。

マルチダイ設計では、CoWoS-Sインターポーザを統合したTSMC N3Pのテストチップ上で、UCIe-A 32G/40G IPのシリコン実証を完了した。2nmおよび3nmプロセス向け64G UCIe IPについてもテープアウトを完了している。

このほか、N3PおよびN2P向けのファウンデーションIP、MIPI IP、メモリIPのラインアップを拡充する。両社は、先端プロセス、CoWoS、光電融合、AIベースの設計自動化、シリコン実証済みIPを組み合わせ、AI、HPC、データセンター、ネットワーク、エッジAI、車載システムなどの開発期間短縮とリスク低減につなげるとしている。