AI時代を支える半導体革命：Micronが語るDRAMのすべて(4) 限界への挑戦:DRAMの進化を牽引する3つの柱

連載第3回では、DRAMが1T1C構造というシンプルな原理に基づきながら、いかに精緻なシステムとして機能しているかを解き明かしました。

しかし、AIの進化は、より多くのデータを、より速く、より低い消費電力で処理する能力をメモリに要求し続けています。このAIからの飽くなき要求に応えるため、DRAM技術は「微細化」「積層化」「低消費電力化」という3つの大きな方向性で、物理的な限界への挑戦とも言える劇的な進化を遂げてきました。

今回は、DRAMの進化を牽引してきたこれら3つの柱を深く掘り下げます。平面的な集積度を極限まで高める「微細化」、次元を超えて帯域幅の壁を打ち破る「積層化」、そしてモバイル・エッジAIの普及に不可欠な「低消費電力化」。これらの技術がどのように進化し、構造レベルでどのような変化を遂げてきたのかを、Micron Technology社のアイデアを交えながら詳述します。

1. ミクロの世界への挑戦:微細化による高集積化

DRAMの記憶容量を増やし、コストを低減するための最も基本的な戦略は、個々のメモリセルをより小さくし、同じシリコンチップ面積により多くのセルを詰め込む「微細化」です。この微細化の歴史は、セルレイアウトの革新と製造プロセスの限界への挑戦の歴史でもあります。

セル面積の指標「F²」とは何か？

DRAMのセルサイズは、しばしば「F²」という単位で議論されます。「F」は「Feature Size」の頭文字で、半導体製造プロセスにおける最小加工寸法を指します。つまり、F²は最小加工寸法の2乗で表される面積の単位であり、これがメモリセル設計の基準となります。例えば、セル面積が「6F²」と表現される場合、それは「1つのメモリセルが、基本面積の6倍の面積を占める」という意味になります。この数値が小さいほど、セルが小さく、集積度が高いことを示します。

参考:実際には、Fwl x Fblで、F値はワード線とビット線で異なります。

セルレイアウトの進化:8F²から6F²、そして4F²への道

DRAMのセルレイアウトは、集積度、性能、製造のしやすさのバランスを取りながら進化してきました。

8F²レイアウト(旧来型):比較的初期のDRAMで採用されたレイアウト。セル面積は大きいものの、設計に余裕があり、安定した動作を確保しやすい利点がありました。フォールデッドビットライン(folded bit line)方式を採用し、メモリセルから読み出した信号のノイズを低減し、信号の読み取り精度を高め、集積度向上が可能です。ノイズ低減にはビットラインを折り返すことで、信号が乗るビットラインと、基準信号が通るもう一方のビットラインが近接し、ノイズの影響を相互に打ち消す効果を利用します。このノイズ低減効果により、増幅器はより正確な信号を捉えることができるため、メモリセルから読み取った信号を正確に増幅できます。
6F²レイアウト(現行型):8F²よりもセル面積を約25％縮小し、メモリ密度を大幅に向上させました。集積度向上を重視したレイアウト、「オープンビット線」が採用されました。オープンビット線ではセンスアンプの左右にビット線が張り出しますが、読み出されるセルのすぐそばに2本のビット線を使うことで、たとえノイズを受けても、これらをメモリセルアレイ外周部のセンスアンプで比較することで、ノイズの影響を排除できるようになっています。
4F²レイアウト(理論的限界への挑戦):理論上、1T1C構造で達成可能な最小面積とされています。F²の4倍の面積にセルを収めるため、トランジスタやキャパシタの配置、コンタクトホールの共有など、極めて高度で複雑な設計と微細加工技術が要求されます。現時点では、広く量産されているDRAMで完全な4F²は達成されておらず、この理論限界にいかに近づけるかが継続的な目標となっています。

微細化の壁とキャパシタの3次元化

セルレイアウトの縮小(平面的な微細化)だけでは、キャパシタの面積も小さくなり、データを安定して保持するための十分な静電容量を確保することが難しくなります。この問題を解決するため、DRAMのキャパシタは早くから平面(2D)から立体(3D)へと進化しました。

トレンチキャパシタ:シリコン基板に深い溝(トレンチ)を掘り、その側壁にキャパシタを形成する技術です。溝を深くすることで、平面的な占有面積を小さく抑えつつ、実効的な電極面積を稼ぎます。
スタックキャパシタ:セルトランジスタの上層に、円筒状や柱状のキャパシタを積み重ねるように形成する技術です。近年のDRAMではこの方式が主流です。MicronなどのDRAMメーカーは、より背の高い(高アスペクト比)スタックキャパシタ形成技術や、より誘電率の高い新しい絶縁膜材料(High-k材料)を導入することで、微細化が進んでも十分なキャパシタ容量を維持する努力を続けています。

2. 次元を超える進化:積層技術とHBMによる帯域幅革命

平面的な微細化による集積度向上には物理的な限界が見え始めており、特にAI処理で求められる膨大なデータ転送量(メモリ帯域幅)の要求に応えるためには、新たなアプローチが必要でした。そこで登場したのが、複数のDRAMチップ(ダイ)を垂直方向に積み重ねる「積層技術」です。

なぜ積層するのか？　帯域幅の壁を打ち破るために

従来のDRAMでは、マザーボード上のメモリモジュールに実装された複数のDRAMチップが、メモリコントローラと比較的長い配線で接続されます。この配線の長さや本数(データバス幅)には物理的な制約があり、データ転送速度やバス幅を大幅に拡大することは困難でした。積層技術は、DRAMダイ同士を非常に短い距離で、かつ多数の微細な電極で接続することで、この制約を打ち破り、メモリ帯域幅を飛躍的に向上させます。

HBM(High Bandwidth Memory):AI時代の標準メモリへ

AIアクセラレータ(特にGPU)向けメモリとして急速に普及しているのがHBMです。HBMは、複数のDRAMダイを垂直に積み重ね、それらを「インターポーザ」と呼ばれる中継基板の上に搭載した構造を取ります。

TSV(Through-Silicon Via:シリコン貫通ビア):HBMの積層技術の核心となるのがTSVです。これは、シリコンダイを垂直に貫通する微細な導電性の柱(ビア)で、積層された各DRAMダイ間を電気的に接続します。TSVにより、接続距離の劇的な短縮(低遅延・低消費電力)と、数千本単位の接続形成(超広帯域バス幅)が可能になります。
HBMの世代進化とMicronの貢献:HBMは初代HBMからHBM2、HBM3、そして最新のHBM3Eへと進化を続けており、世代ごとに帯域幅を拡大してきました。例えば、MicronのHBM3Eは、1スタックあたり1.2TB/sを超える業界最高クラスの帯域幅を実現し、次世代AIアクセラレータが必要とする膨大なデータスループットをサポートします。さらに、将来のHBM4に向けて、より高い積層数と帯域幅を目指した開発が進められています。

3. 省エネと高性能の両立:低消費電力技術の進化とLPDDR系

AI技術の応用範囲がデータセンターからエッジデバイス、さらにはスマートフォンへと広がるにつれて、メモリに対する要求も多様化しています。特に、バッテリー駆動が前提となるモバイル機器では、高い処理性能を維持しつつ、消費電力を極限まで抑えることが極めて重要になります。

LPDDR(Low Power DDR)系技術:モバイル・エッジAIを支える省電力の旗手

LPDDRは、その名の通り、低消費電力を最大の特徴とするDRAM規格です。MicronはこのLPDDR市場においても革新的な製品を提供し続けています。

主な省電力化手法

低動作電圧:標準的なDDR SDRAMと比較して電源電圧を大幅に低く抑えることで、消費電力を削減します(電力は電圧の二乗に比例するため効果が大きい)。
高度な省電力モード:アクティブ状態だけでなく、使用していないメモリ部分の電源を細かく制御するパワーゲーティングや、クロック供給を停止するクロックゲーティングなど、複数の省電力モードを備えています。
リフレッシュレートの最適化:DRAMチップの温度を監視し、温度に応じてリフレッシュ間隔を自動調整する機能(TCSR:Temperature Compensated Self Refresh)や、実際にデータが格納されている一部の領域のみをリフレッシュ対象とする技術(PASR:Partial Array Self Refresh)により、不要なリフレッシュ動作を減らし、消費電力を削減します。

LPDDR5XとMicronのイノベーション

Micronは、1γ(1-gamma)プロセスノードのような最先端の製造技術をLPDDR5Xにいち早く適用し、高いデータ転送レート(例:9.6Gbps超)と優れた電力効率を両立させています。これにより、AI機能がリッチなスマートフォンや、高性能なエッジAIコンピューティングプラットフォームにおいて、バッテリー寿命を延ばしつつ、複雑なAIモデルのリアルタイム処理を可能にしています。

微細化、積層化、そして低消費電力化。これら3つの進化のベクトルは、互いに影響を与えながら、AIという時代の要求に応えるべくDRAMをより高みへと引き上げてきました。しかし、この進化をもってしてもなお、根本的な課題が残っています。それが次章のテーマである「メモリの壁」と、それを乗り越えるための未来の技術です。