2024年6月16日~20日にかけて米国ハワイで「2024 IEEE Symposium on VLSI Technology & Circuits(VLSI Symposium 2024)」が開催されている。
Symposiumの本番そのものは現地時間の6月18日からスタートしているが、この初日の最初のセッションであるSession T1(Technology Highlights)のT1.1でIntelは「An Intel 3 Advanced FinFET Platform Technology for High Performance Computing and SOC Product Applications」と題した発表を行ったので、この内容をご紹介したい。
Intel 4プロセスの詳細は2022年に発表されており、またこれを利用したMeteor Lakeにおけるプロセス詳細に関してはこちらで以前レポートしているが、今回発表のIntel 3はこのIntel 4の改良版という位置づけになる(Photo01)。
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Photo01:違いは“Denser design libraries”、“Increased transistor drive current”、“Increased use of EUV”の3つとなる
そのIntel 3は「公式には」Intel初のIntel Foundry向けプロセスというか、対外的にFoundry Serviceとして提供するプロセスになると位置づけられている事もあり、派生型が色々あるという話は以前の記事でご紹介した通り。この詳細がもう少し明確な形で今回示された(Photo02)。
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Photo02:以前の説明では、Intel 3にFoveros Directを組み合わせたのがIntel 3-T(つまりプロセスそのものはIntel 3と変わらない)で、機能拡張版がIntel 3-E、性能向上+Foveros DirectがIntel 3-PTとされていた
性能そのものは最大18%の向上(Intel 4比)であり、またPerformance Libraryに関しては密度向上は無いが、High Density Libraryが新たに追加。またIntel 3-Eは性能というよりも1.2VのNative Supportとかアナログデバイス向けのLong Channel、Deep N-wellなどどちらかと言えばPCH向けの機能を追加という形になっている。ただまだ2026年頃(?)に登場予定のIntel 3-PTでどう性能を改善するつもりか、という話は無い。9μmのTSVとかHybrid bondingといった話はFoveros周りの話になるからだ。
そのIntel 3を利用する最初の製品は「Sierra Forest」ことE-Coreベースの「Xeon 6 6700シリーズ」で、これにP-Coreベースでパッケージも一新された「Granite Rapids」こと「Xeon 6 6900シリーズ」が続く格好になる。
さてもう少し詳細な話に踏み込もう。まずトランジスタの性能だが、240nm HPのIntel 4と210nm HDのIntel 3を比較した状態で、最大18%程度の動作周波数向上が可能、とされる(Photo04)。
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Photo04:240nm HP同士の比較で無いのが妙ではあるが、同じ消費電力なら0.7V前後で3GHz→3.55GHz、0.85Vで3.8GHz→4.4GHz、1.1Vで4.5GHz→5.1GHzと確かに高速化が実現している
逆に同じ動作周波数(例えば4.5GHz)なら、相対消費電力は5→2.8程度で80%近く減る事になる。この辺はどのあたりの電力をターゲットに製品設計されるか次第ではあるが、かなり有望そうなスペックに見える。
また新たにIntel 3では縦方向が210nmとなるHigh Density Libraryが追加された(Photo05)。これにより14%ほどのセル密度向上が期待できることになる。ただしDiffusion Breakそのものには手を入れてないようだ。
配線層も大きくは変わらないが、M2/M4が45nm→42nmと微妙に微細化されているのが特徴的である。またM7以降の配線層に向けて14ML(14層)/18ML(18層)/21ML(21層)の3種類の配線層が提供される様になった。またM1~M6もRC特性を改善した(論文そのものにはM0~M6を改善した、と書いてある)としている。18MLがIntel 4と一緒で、高性能向けには21ML、低コスト向けには14MLのオプションが提供される格好だ。
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Photo06:ちなみにIntel 4ではM0がW(タングステン)、M1~M4がeCU(Cuの外側にTaのバリア層を設け、その外をCoで囲う形)、M5以降がCuとなっていた。この辺そのものは変わっていない模様
先程Photo04では生のトランジスタの特性を示したが、実際にこれでRing Oscillatorを構成した場合のリークと動作周波数の特性を比較したのがこちら(Photo07)であり、おおむね15%の改善がみられる、とする。
NMOSとPMOS別の特性がこちら(Photo08)。
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Photo08:Intel 4の際の特性がこちら。微妙にVTが下がっている感じだ
NMOS/PMOSどちらも4種類の電圧が用意されることそのものはIntel 4から変わらない。この特性工場は、Finの形状の改善によるもの、とされる。確かに従来よりもよりFinの縦横比が向上している様に見える。
配線層との接続でも、Gate ViaやContactの幅が随分スリムになっているようで、これによって抵抗/容量ともに減っている、とされる。先に論文でM0でもRC特性を改善したと書かれていたと触れたが、M0でRC特性が改善したのはこのGate ViaやContactの変更によるところが大きいのかもしれない。
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Photo09:Rが25%、Cが20%の改善ならこの部分に起因するRC特性は40%程改善する計算だが、まぁContactだけがRCの要因では無いから、これがM0全体のRC特性改善にどの程度寄与するのかは良く判らない
I-V特性をまとめたのがこちら(Photo10)であるが、サブスレッショルドスロープの改善と相まって、同じ電流ならリークを最大5倍減らせた、というのは大きい。ちなみにIntel4の場合、まずShort Channel EffectsはPMOSがSS:~75mV/dec、DIBL ~77mV/V、NMOSが75mV/dec、DIBLは~62mV/V、Ioffは20nA/μmとされていた。
信頼性に関してもゲート酸化膜のTDDB(Time Dependent Dielectric Breakdown)、BTI(Bias Temperature Instability)、HCI(Hot Carrier Injection)という主要な経年変化の3要素に関し、いずれもIntel 4から大きく改善した事が報告された(Photo11)。
HCIに関して“Intrinsically Improved”という言い方をするのは、要するに動作周波数を上げたらHCIが進行するのはもうどうしようも無い話で、ただより高い周波数まで耐えられるようになったというのは、動作周波数を低めに設定しておけばHCIの影響が殆どなくなるという意味である。
Photo12はIntel 3-T向けとなる1.2Vデバイスの構造であるが、こちらもかなりの信頼性を確保できた、とする(Photo13)。またInterconnectの構造も改善しているとする(Photo14)。
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Photo13:1.2V動作は要するにチップセットとかがメインであるが、産業向けの10年間の動作保証(24時間365日稼働を10年の意味)がやっとデバイスレベルで担保できた、ということである(これが出来ていなかったのがIntel 4の問題でもあった)
ただ今年2月に行われたIFS Direct Connectの午後のセッションで示されたロードマップ(Photo15)によれば、
- Intel 4/3の量産は2026年まで最小限に留められ、生産量が増えるのは2026年後半以降になる。2029年あたりにピークを迎える予定。
- Intel 20A/18Aの量産は2024年からスタートし、2025年末にはIntel 4/3と同等に。2027年あたりがピークになり、そこから次第にIntel 14Aにシェアを奪われる格好に。
- 2025年後半からIntel 14Aの量産がスタートするが、あまり大きな規模にならないまま2029年まで推移する。
- 2027年後半からIntel 10Aの生産を立ち上げようとしている。
といった計画が示されていた。
ここから考えると、色々とIntel 4から充実させたIntel 3であるが、当面予定されているのはXeon 6のみであり、コンシューマ向けには降りてこない。あるいは将来のE-Coreベースの組み込み向けプロセッサ様に使われたりもするのだろうか?