ロジックテクノロジのロードマップに登場した究極のトランジスタ「CFET」

ベルギーimecは、トランジスタ・アーキテクチャとして、現在使われているFinFETからナノシート(2024年)、フォークシート(2028年)を経てCFET(Complimentary Field Effect Transistor:相補型電界効果トランジスタ)(2032年)に至る長期ロードマップを発表している(図1、図2参照)。

CFETは、4Tセル(4本のメタル配線トラックが走る基本セル)設計でフォークシートトランジスタよりも性能が優れているため、1nm未満のロジックテクノロジノードにとって魅力的なデバイスアーキテクチャ(構造)の有力候補になっている。imecは、CFETデバイスを製造するために2つの異なる集積方式－モノリシック方式とシーケンシャル方式－を検討している。

imecのCMOSスケーリングプログラムのディレクターを務める堀口直人氏と、imecのロジックテクノロジ担当副社長であるJulien Ryckaert氏が、双方の集積方式の比較評価を実施し、低温層転写プロセスを含むシーケンシャルCFETの最適化されたプロセスフローの提案を行っている。なお、これらの検討結果は、2022年に開催された「IEEE VLSI Symposium on Technology and Circuits(VLSIシンポジウム2022)」で2つの論文として発表されている。

• 図1 トランジスタ構造は、現在のFinFETからナノシート、フォークシートを経てCFETへ (出所:imec、以下すべて)

• 図2 imecのロジックデバイスの長期ロードマップ。上から順に、量産開始年、技術ノード、メタルピッチ(nm)、メタルトラック数、トランジスタ構造、配線構造

CFETがロジックテクノロジロードマップに登場

2021年のVLSIシンポジウムで、imecはフォークシートデバイスアーキテクチャを導入したことを報告し、ナノシートトランジスタファミリのスケーラビリティを1nmノードを超えて拡張した(図3)。

このフォークシートデバイスでは、n型トランジスタと p型トランジスタ間の薄い絶縁膜を介して縮小されるため、従来のGate-All-Around(GAA)ナノシートデバイスよりも実効チャネル幅を大きくすることができる。そして、これはトランジスタの駆動電流(またはDC性能)向上に役立つ。さらに、n型トランジスタとp型トランジスタの間隔を小さくすると、スタンダードセルの高さをさらに減らすことができ、スタンダードセルが4T(トラック)の設計に向かって徐々に押し進められる。これは、4つのイントラセル・メタルラインがスタンダードセルの高さの範囲に収まることを意味している。

• 図3 1nmプロセスを用いたSRAMとロジックデバイス実現に向けて開発されたimec特許のフォークシートFET構造。フォークの形状に似ているところから命名されたという

しかし、4Tセル設計と16nmほどの狭い金属配線ピッチを採用した場合、フォークシートは狭くなりすぎて、必要なパフォーマンスを出すのに苦労する。この課題は、imecのP. Schuddinck氏らによってVLSIシンポジウム2022の論文で指摘されている。そして、それがCFETの登場を促しすことにつながった。

Julien Ryckaert氏は、「CFETアーキテクチャは、n- MOSおよびp-MOSデバイスが互いに積み重ねられている。スタッキングにより、セルの高さを考慮する上で n型とp型トランジスタの間隔が取り除かれ、実効チャネル幅、つまり駆動電流を最大化できる。また、結果として得られる面積の増加を使用して、トラックの高さを4T以下に抑えることができる」と述べている。

(次回に続く)