IBMが0.7nmプロセスの半導体チップ試作に成功

IBM Researchは現地時間の6月25日、NanoStack技術に基づく「CMOS 7A(0.7nm)」プロセスを利用したチップの試作に成功した事を発表した。この発表に先立ちオンラインの事前説明会の形でその概要が紹介されたので、その内容をご紹介したい(Photo01)。

  • 今回の発表の要旨

    Photo01:今回の発表の要旨。回線状況の関係で画質が悪いのはご容赦いただきたい

IBMはすでにCMOS 7Aに関する論文を公表済である。2025 Symposium on VLSI Technologyでは「NanoStack Transistor Architecture for CMOS 7A Node and Beyond」を発表しており、今年開催されたばかりの2026 Symposium on VLSI Technologyでは「Area and Performance of Staggered-Channel Nanostack SRAM Bitcells(TFS2.5)」を発表している。言ってみればこの2つの論文で発表した内容を利用したチップを実際に試作する事に成功した、という話である(Photo01)。

2nm世代比で動作周波数を50％向上

チップの特徴であるが、ご覧の通りで

  • 2nm世代と比較して50％の動作周波数向上、または70％の消費電力削減(Photo02)。
  • 2nm世代と比較してSRAMの面積を40％削減(Photo03)

といった特徴を持つ。

  • サイズも半分になったとしている

    Photo02:2025 VLSI Symposiumの発表スライドより。またサイズも半分になったとしている

  • 立体構造にしたことで、Cell Heightを40％以上削減する事が可能

    Photo03:2026 VLSI Symposiumの発表スライドより。立体構造にしたことで、Cell Heightを40％以上削減する事が可能となり、これがそのまま密度向上につながる

PMOSとNMOSを積み重ねた独自構造を採用

いわゆるCFET(Complementary FET)構造であるが、Intelなどは純粋にPMOSとNMOSのトランジスタを並べて積み重ねる(Aligned)のに対し、IBMはずらして積み重ねる(Staggered)方式を取っているのも特徴である(Photo04)。

  • Staggered Designの模型を示すHuiming Bu博士

    Photo04:Staggered Designの模型を示すHuiming Bu博士(VP, Silicon Technology Research & Development, IBM Research)

この積み重ね方式、IBMのものはTop-FETとBottom-FETを別々に構築する方法であり(Photo05)、このためPMOSとNMOSで例えば異なる材料を用いたり、個別に最適化を施すことも可能と説明された。

  • NanoStack構築のキー

    Photo05:このうち(1)～(4)の工程がNanoStack構築のキーになる、と説明されている

ちなみにそれぞれのNanoSheetの厚みは約5nm、NanoSheet同士の間隔は約9nmだそうだ(Photo06)。

  • 2025年の発表では下層がNMOS、上層がSi/SiGeベースのPMOSで、間は25nmという話だった

    Photo06:2025年の発表では下層がNMOS、上層がSi/SiGeベースのPMOSで、間は25nmという話だった

目標は5年以内の生産開始

なお製造にあたっては高NA EUV露光装置が重要な役割を果たすだろうと説明されている。また発熱に関しては、BSPDNに加えて「今後の放熱に関するイノベーションで解決して行く」(How do we solve thermal solutions together with our innovation pipeline in thermal? We are on a path to solve the thermal problem for this transistor as well not only for this transistor.)とした。

今回はそのCMOS 7Aのウェハやチップも紹介された(Photo07～09)他、今後のロードマップも紹介された(Photo10)。

  • 300mmウェハ

    Photo07:300mmウェハ。テストチップはかなり大きい(画像からの推定では25.7mm×32.9mm) (C)IBM

  • チップの拡大図

    Photo08:チップの拡大図。右下はチップをつまんでいるピンセットの先端である。複数のテスト用ブロックを集積している模様

  • チップを手に持って示すJay Gambetta博士

    Photo09:チップを手に持って示すJay Gambetta博士(Director of IBM Research & IBM Fellow)

  • 今回のCMOS 7Aに至る前に、1.4nm/1nm世代が控えている

    Photo10:今回のCMOS 7Aに至る前に、1.4nm/1nm世代が控えている訳だ。ちなみに“Backside signal routing”の意味を確認したが、返答はなかった

説明によれば今回のCMOS 7Aは今後5年以内の生産開始を目指しているとする。問題は「誰が？」という話で、当然Rapidus(ラピダス)の名前が出てくる訳だが、確認したところ「現在はRapidusと2nmの量産化に注力しており、NanoStackの商用化やパートナーシップについては、今後の研究の進展に合わせて検討される予定である」という話であった。個人的にはロードマップに出てくる1.4nm/1nmの方が先にRapidusに技術転移される可能性の方が高そうに思えるが、その辺の詳細は当然ながら語られなかった。

大原雄介

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