エレファンテック、半導体パッケージ基板の配線を微細化できる製法「DS-SAP」を開発

この半導体ニュースのまとめ

・エレファンテックが、半導体パッケージ基板の配線微細化を実現する新製法「DS-SAP」を開発
・表面配線とビア内部でシード形成を分離し、従来SAP法の微細化トレードオフを解消
・高アスペクトビアの実用化や配線密度向上を通じ、AI向け半導体パッケージの高密度化に寄与する

エレファンテックは6月18日、半導体パッケージ基板の配線微細化を実現する新製法「DS-SAP」を開発したと発表した。表面配線向けシード層とビア内部向けシード層を分けて形成することで、従来SAP法のトレードオフを解消したという。

表面とビアでシード形成を分離、SAP法の制約を打破

AI向けGPUやCPUの計算能力拡大に伴い、半導体パッケージングが性能向上の重要なドライバになっている。中でも半導体パッケージ基板では、従来以上に微細で高密度な配線形成が求められており、そのビルドアップ層製造として「Semi Additive Process(SAP)」が広く使われてきたという。

半導体パッケージ基板の高性能化のイメージ (出所:エレファンテック)

しかし、SAP法では積層・穴あけ後に無電解銅めっきなどでシード層を形成し、パターンめっき後にシード層を除去する作業が必要であり、この除去工程で配線も同時に削れてしまうため、シード層が厚いほど配線パターンへのダメージが大きく、微細化が困難になるとするほか、シード層を薄く形成しようとすると、表面は良くとも、ビアの内部、特にビアの奥でシード形成が不十分になり、不良となってしまうという課題があったという。

Cuナノ粒子インクとインクジェットで高アスペクトビアにも対応

この課題は、「シードが析出しやすいが薄くしたい表面」「シードが析出しづらいが確実につけたいビア内」に同時にシード形成を行う限り、逃れることができないトレードオフと考えられてきたという。今回、同社が開発した「Dual-Seed Semi Additive Process(DS-SAP)」は、この制約を表面シード形成とビア内シード形成を分けて行うことで、トレードオフの問題を解決したという。

従来法(SAP法)とDS-SAP法の比較 (出所:エレファンテック)

具体的には、まず表面には無電解銅めっきやPVDで可能な限り薄いシード層を形成し、この時点ではビア内部のシード層が不足するため、Cuナノ粒子インクを塗布することで、シード形成を行うことで実現したとする。ビア内に均一膜を形成できる同社のCuナノ粒子インク技術と、狙った場所にだけ塗布できるインクジェット技術を組み合わせることで、薄膜化と確実なビア導通を両立させたとする。

薄付け銅めっき後のDS-SAP非適用の断面とDS-SAP適用の断面 (出所:エレファンテック)

配線密度向上と層数削減で、AI半導体の実装高度化を狙う

同社はDS-SAPにより、半導体パッケージ基板に対して、配線Line/Space(L/S)の微細化、高アスペクトビアの実用化による配線密度向上、ファンアウト効率の改善による層数削減といった効果が見込めるようになるとしている。これにより、AI向け半導体パッケージで求められる高密度実装を支援し、計算能力向上につなげたいとしている。