ASE、310mm角パネルレベルパッケージの量産ラインを開発　AI半導体の大面積化ニーズに対応

この半導体ニュースのまとめ

・ASEが310mm角のパネルレベルパッケージ量産技術を開発
・ウェハからパネルへの移行で面積効率とスループットを向上
・AI・HPC向け大型パッケージ需要に対応し2027年前半に量産開始へ

半導体後工程の受託製造(OSAT:Outsourced Semiconductor Assembly and Test)大手の台湾ASE Technology Holding(日月光)は5月26日、310mm×310mmサイズのパネルを用いた自動化されたパネルレベルパッケージング(PLP)技術を開発したと発表した。先端パッケージングにおける大面積化と量産効率の向上を狙うもので、2027年前半の量産開始を予定している。

AI時代で顕在化するウェハベースのパッケージングの限界

AIやHPCの高性能化を実現するために、半導体は複数チップを統合するヘテロジニアス化が進んでいる。この結果、パッケージは大型化し、チップ間接続の帯域や密度が性能を左右する要素となっている。

しかし、従来の300mmウェハを前提とした製造では、大面積のパッケージになるほど利用可能面積や取れ数の制約があり効率が低下しており、生産性の向上のためには、より大きな面積を有し、かつ無駄な領域が発生しにくい四角形のパネルレベルパッケージング(PLP)への移行が期待されている。

パネル化で面積効率と生産性を向上

ASEはかねてより、310mm×310mmのPLPプロセスの採用に向けた研究開発を行ってきたことが知られている。このサイズは、TSMCの次世代PLP技術である「CoPoS(Chips on Panel on Substrate)」の基板サイズでもあり、ASEでは、「Fan-Out Chip-on-Substrate(FOCoS)」およびFOCoSの2.3D/2.5Dパッケージング技術となる「FOCoS-Bridge」と互換性を持つ形で展開していくことを予定している。

面積として、約9万6000mm²が利用可能となり、これにより1回の処理で扱えるダイ数が増加し、材料利用効率とスループットの向上につながるとするほか、工程数の削減や処理時間短縮も可能となるため、量産コストの低減を実現するともしている。

AI・HPC向けを中心に拡大する適用領域

今回のPLP技術は、AIデータセンターやHPC、ネットワーク機器、ハイエンドゲーム、エッジAIといった幅広い分野に適用が想定されている。

特にAI半導体では、チップレットやHBMとの組み合わせによりパッケージの複雑性が急激に増しており、高密度かつ大面積の統合を実現する技術が求められている。PLPは、こうした要求に応える手段として注目されている。

ウェハからパネルへが業界の転換点に

今回のASEの取り組みは、単なる製造技術の改良ではなく、半導体製造の前提を変える可能性を持つといえる。これまで丸形の半導体ウェハに依存していた製造プロセスが、矩形パネルを前提とした生産へと移行することで、パッケージ設計、装置、材料、さらにはサプライチェーン全体に影響を与えることが考えられるためである。

パッケージが性能を決める時代へ

AI時代の半導体では、トランジスタの数や速度だけでなく、パッケージング技術が性能を決定する重要な要素となっている。

今回のASEの量産を前提とした取り組みは、そうした時代に求められる「大面積化」、「高密度接続」、「生産効率の向上」を同時に実現する方向性を示したものであり、OSATとしてTSMCとの関係性を含めチップレット時代における競争優位性の確保に向けたものと考えられる。 AI半導体の性能競争は今後、プロセスの微細化によるダイごとの低消費電力化や高性能化はもとより、それらをいかに多く、効率的に、高速化が可能なパッケージでまとめるかという実装分野の重要性がより高まっていくと見られているが、今回のASEの発表は、OSATが対応したという意味で、歴史的な転換点を示す動きとなるといえるだろう。