ポストムーアを実現する技術を考える

ポストムーアのコンピューティングの物理的なチャレンジ

Shalf氏は銅配線のエネルギーは周波数×配線の長さ/断面積で表されるという。ただし、この式では次元が合わないので、何らかの仮定を置いているはずであるが、この式をどのようにして導いたのかは分からない。また、この関係が成り立つとき、配線は微細化しても配線のエネルギー効率は改善しないという。しかし、配線の長さ、幅、厚みが比例的に縮小すると元の式のPowerは増えるはずであり、この主張も良く分からない。

一方、トランジスタのエネルギー効率は微細化により向上する。

結果として、配線でデータを運ぶのに必要なエネルギーが、トランジスタで計算を行うエネルギーより大きくなってくる。このため、シリコンホトニクスに関心が集まる。

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  配線のエネルギー効率は微細化しても改善されない。一方、トランジスタのエネルギー効率は微細化で改善されるので、相対的に配線のロスが大きくなり、光による信号伝送に関心が集まる

レンツの法則ではパッケージに必要な信号ピン数は0.82×(ゲート数)0.45で表される。この式は初期のマイクロプロセサのデータに基づくものであり、最近のものに適用するかどうかには疑問もあるが、ピン数×信号周波数をパッケージの性能と考えると、レンツの法則で外挿してきたバンド幅と、現実のLSIのパッケージのバンド幅のギャップはすでに500倍で、このギャップはさらに増加する傾向にある。

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  レンツの法則で必要とされるパッケージのバンド幅に対して、現在では1/500のバンド幅しかない。そして、このギャップは増大している。これも光I/Oに興味が集まる理由である

光インタコネクトの研究は色々と行われており、光の波長多重でエネルギーあたりのバンド幅を最適化する研究、光接続を使うMCMの研究、スイッチを含んだシステムで、バンド幅ステアリングを行って、特定の用途に適した構成を作る研究などが行なわれている。

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  金属配線による信号伝送では十分なバンド幅が得られなくなってきており、光による信号伝送は、いろいろな研究が行われている

ポストムーアのデバイス候補

CMOS以外のポストムーアの時代のデバイステクノロジの候補は多く存在するが、(1)ゲイン、(2)信号、雑音比、(3)スケーラビリティ、(4)製造性についてのBorker-Shalf基準を満たすものは僅かである。

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  ポストムーアのデバイス候補は数多くあるが、ゲイン、S/N、スケーラビリティ、製造性についてBorker-Shalfの基準を満たすものは僅かである

次の図の縦軸はエネルギー、横軸はクロック周期である。右下がりの斜めの線はエネルギー×遅延の積が一定となる線である。ハッチングを付けた各種TFET(Tunnel FET)は消費エネルギーが小さくエネルギー×遅延の手では最も優れてい。gnrTFETはエネルギー×遅延は最小であるが、現在、使われているCMOSに比べると10倍から100倍遅いので、同一の性能を得るには10倍から100倍の並列性が必要になる。

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  ポストムーア交互のデバイスのエネルギー×遅延積。Tunnel FETはクロックの低い領域ではCMOSよりエネルギーが低い。しかし、性能で同等にするには10～100倍の並列処理を行う必要がある

マイクロエレクトロニクスの発見を加速するためには、物質のシミュレーション、トランジスタレベルの製造、RTL/Gateレベルのシミュレーションと電力、遅延の評価、システムレベルのモデルを作ってアーキテクチャレベルのシミュレーションを連続して実行できる研究、開発環境を整備する必要がある。

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  新デバイスの評価には、材料の発見からトランジスタ、RTL/Gateレベル、システムレベルのシミュレーションを連続して行える環境を整備する必要がある

トランジスタについて言えば、現在の熱イオン的なキャリア発生ではなく、もっと感度の高いスイッチが必要である。次の左の図は横軸がゲート電圧、縦軸が対数で表したドレイン電流で、MOSFETは60mV/dec(60mVのゲート電圧の変化でドレイン電流が10倍変化)とカーブは傾きが緩やかである。Magneto-Electric Switch(MESO)は最大ドレイン電流は小さいが、On/Offの切り替わるところではゲート電圧に対するドレイン電流の傾きが大きい。この傾きが60mV/decよりどれだけ急峻にできるかがポイントである。

このようなトランジスタを作るために86,000種の候補物質を調べ、38,335種はバンドギャップを持たず、8,423種はスピン分極するバンド構造を持ち、3,817種はゲート材料に適したハーフメタルであるが、その他の性質を考慮すると実験素子を作って調査するに値する候補物質は140種あまりであったとのことで、適したゲート物質を探すだけで大変である。

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  CMOSより急峻なOn-Off特性を持つ材料の探索。86,000種の物質から140種に絞り込んだ

ポストムーアの時代には、複数の新デバイスやメモリ、そして、ポストムーア時代のテクノロジが開発される。それらを独立して評価を行うと全体像を見失ってしまう恐れがある。

これまで、デバイスからシステムまで、全部を含めてシミュレーションができるツールは無かったが、PARADISE(Post-Moore Architecture and Accelerator Design Space Exploration)はそのギャップを埋めるツールである。

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  PARADISEはデバイスからシステムまでを通してシミュレーションができるポストムーアテクノロジ開発ツールである

1990年頃にバイポーラトランジスタが行き詰まりCMOSに移行するという危機があった。また、2005年頃にはデナ―ドスケーリングが行き詰まるという危機が発生した。そして、並列化でその危機を切り抜けてきた。

今度は2025年頃に微細化が行き詰まるという危機が来るのが見えてきている。この真の物理的な危機に対して、それを乗り越えるということにフォーカスした投資が必要である。

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  過去にバイポーラトランジスタの行き詰まり、デナードスケーリングの行き詰まりという危機があった。2025年ころにスケーリングの行き詰まりという危機がやって来る。この危機をどのようにして克服するかの研究に投資をする必要がある

結論であるが、リソグラフィのスケーリングの終わりが10年以内にやって来る。それはちょうどエクサスケールスパコンを作り終えたころである。

スケーリングが止まると、並列処理をさらに推し進めるしか性能向上の手段がない。そして、より広範な専用ハードウェア化で、1つの計算ノードに複数のアクセラレータを持つ構造になる。また、メモリボトルネックを回避するためにはデータセントリックなコンピューティングが必要である。

さらに、大規模な同期は並列実行効率を落とすので、バルク同期を不要とするアルゴリズムの開発が必要である。

1000倍の性能というマイルストーンと、その実現の間には大きな物理的なチャンレンジがあることを忘れてはならない。

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  微細化が止まると、並列処理を推し進める以外に性能を向上させる方法はない。しかし、並列化と性能の向上には、大きなチャレンジがある