2026年3月、QualcommはAIデータセンター向けCPUとして「Dragonfly C1000 CPU」と「Dragonfly AI250/AI300 AIアクセラレーター」を発表した。実はAI250に関しては昨年10月に名前だけはすでに発表されており、AI250に関しては若干のアップデート(第1世代のHBCを搭載する事が明確にされた)があった形になる。これまでDragonflyに関してはあまり取り上げてこなかったので簡単にまとめておくと

250コア超のArm CPU「Dragonfly C1000」(Photo01)

  • これは単なるイメージ画像で実際の製品とは無関係と思われる

    Photo01:これは単なるイメージ画像で実際の製品とは無関係と思われる

同社が2021年に買収したNuviaが開発していたOryonコアを採用したCPU。ちなみにOryonはすでに第3世代製品(Gen1:Snapdragon X Elite、Gen2:Snapdragon 8 Elite、Gen3:Snapdragon X2 Eliteにそれぞれ搭載)になっており、C1000に搭載されるものはこの第3世代か、あるいはその次の第4世代になると考えられる。

コア数は250以上とされ、チップレット構成になっている(いくつのチップレットから構成されているかは不明)。メモリサブシステムは省電力/低レイテンシで大きなBandwidthを持つとされるので、恐らくはSOCAMM2をベースにしたものとされる。またオプションでHBC(後述)を利用可能。I/OとしてはPCIe Gen 7+CXLをサポートし、2TBytes/sec以上の帯域を利用可能。出荷時期は2028年の予定。また公式発表には無いが、Qualcommは2025年5月18日にNVIDIAがNVLink Fusionの発表を行った際にパートナーとして名前を連ねており、この際にCristiano Amon CEOが“Qualcomm Technologies' advanced custom CPU technology with NVIDIA's full-stack AI platform brings powerful, efficient intelligence to data center infrastructure”と述べている事から、恐らくNVLink Fusionのサポートもあるものと思われる(全SKUにサポートがあるのか、NVLink Fusion対応SKUが用意されるのか、は不明だが)。

Dragonfly A200の高性能版「Dragonfly A250」

Dragonfly A200の高性能版という位置付けのAIアクセラレーター。A200はまもなく出荷開始予定(Photo02)であるが、A250はAI200と同じラック構成で利用可能と見られ(Photo03)、昨年10月の発表時には“The Qualcomm AI250 solution will debut with an innovative memory architecture based on near-memory computing, providing a generational leap in efficiency and performance for AI inference workloads by delivering greater than 10x higher effective memory bandwidth and much lower power consumption.”と説明はあったものの、この10倍というのは文脈から考えるとA200と比べてではなく競合製品(NVIDIAのGPUあたりではないかと思う。それもRubinとかではなくBlackwellあるいはHopperかもしれない)との比較かと思われる。

  • 肝心の演算性能とかは一切公開されていない

    Photo02:肝心の演算性能とかは一切公開されておらず、カード当たり768GBのLPDDRが搭載されているという程度。ラックの消費電力は140kWと(昨今の状況を考えると)穏当

  • 恐らくA200とA250の最大の違いはHBCかと思われる

    Photo03:恐らくA200とA250の最大の違いはHBCかと思われるが、あるいは製造プロセスも異なっている可能性がある

話を戻すと、ではその「innovative memory architecture」とは何か？　というのがHBC(High Bandwidth Compute)である。これは何か？　というと、コンピュートダイの上にLPDD5xを積層したNMC(Near-Memory Computing)であり、これにより畳み込みなどの「演算頻度が多くメモリアクセス頻度も高いが、演算そのものは単純」な処理を高速化する仕組みと思われる。使われ方としては、Tensor Engine的な感じになるだろう。これによりA250だけでなくC1000でもローカルである程度実用的な推論処理が可能になる、としている。

  • コンピュートダイの中身も不明

    Photo04:コンピュートダイの中身も不明だし、その上にどうLPDDR5xを積層するのかも不明

第2世代のHBCを搭載する「Dragonfly A300」

第2世代のHBCを搭載する以外は現状不明。といった感じになる。ちなみにこのDragonflyブランドでは、これに併せて光トランシーバ用のO100(100G PAM4 Optical DSP)/CU200(200G PAM4 Optical/Electrical DSP)/CO400(400G 16QAM Coherent-lite optical DSP)やActive Electrical Cable(AEC:アクティブ電気ケーブル)用のCU100(100G PAM4)もラインナップされる様になっている。

というあたりがDragonflyシリーズの基礎知識である。

Alphawave Semi買収後のQualcommが示したチップレット戦略

これを前提にしての話だが、今年の高性能インターコネクトに関する国際学会「Hot Interconnects(HotI)」の2日目のPlatinum Sponsor Talkに、Qualcommによる「Scaling AI with Chiplets ＆ CPO」と題した発表が行われた。Sponsor Talkは10分と短い事もあって余り細かな説明はなされなかったが、発表者のDavid Kulansky氏(Director of Product Management)は、昨年12月まではAlphawave SemiのDirector Solutions Engineeringのポジションにおられ、QualcommによるAlphawave Semiの買収に伴い現職に就いている。要するにAlphawave SemiのリソースをQualcommのラインナップに反映させるというポジションな訳だ。そう考えると内容が俄然興味深くなる。

同氏の冒頭のスライドは現状の再確認であるが(Photo05)、Scale-up/outともに兎に角データレートの向上と大規模化が著しいのは間違いなく、ラック内配線も次世代あたりはOptical化が見え始めているのも、これまた事実だ(Photo06)。

  • Scale-outにCoherentは流石にちょっと行きすぎではないかとは思う

    Photo05:Scale-outにCoherentは流石にちょっと行きすぎではないかとは思うが、Microsoftの様にDC内の配線に400ZRを入れた例もあるから、無いとは言い切れない

  • 現状Scale-upの銅配線はケーブルではなく基板を使って接続にしている

    Photo06:現状Scale-upの銅配線はケーブルではなく基板を使って接続にしている(Oberon RackのNVSpineとかHeliosのCable Boxなど)が、そろそろ速度の限界に来ているのは事実である

で、Opticalといえば現状はこんな感じ(Photo07)であるが、次世代はチップレットが3D化するという前提に立っている(Photo08～10)。

  • これは別にQualcommの製品という訳では無く一般的な話と思われる

    Photo07:これは別にQualcommの製品という訳では無く一般的な話と思われる。TSMCのCOUPEも、現状はインターポーザーではなくパッケージ側に搭載される

  • 次世代はCache＆Fabricが1つのダイになり、その上に別のダイが載る形

    Photo08:次世代はCache＆Fabricが1つのダイになり、その上に別のダイが載る形。パッケージ全体も大きくなりすぎるので、巨大なインターポーザーを使うのではなくブリッジで接続、というのは妥当な推定ではある

  • Compute SoCに関してはまぁこんな感じになるだろう

    Photo09:Compute SoCに関してはまぁこんな感じになるだろう。HBMとDDRが両方というのは今後は増えてゆくと思う。問題はメモリが本当にこれで足りるかで、むしろ横方向にメモリコントローラ+HBMが6ブロック並び、縦方向にI/Oが4ブロックという方が妥当な気がする(というか、2×3という構成がちょっとレアすぎるが、まぁ例だからそこに突っ込んでも仕方ない)

  • 問題はSwitch Engineを本当にチップレット化できるか？　という話である

    Photo10:根本的な問題はSwitch Engineを本当にチップレット化できるか？　という話である。いや内部的に、例えば144portのSwitchを6つ搭載、12portを相互接続用に充て、残る128port×6＝768portのSwitchにするという構成は技術的には可能だろうが、レイテンシ的には受け入れられない気が

パッケージ内インダクタでSerDesの性能を引き上げ

さてこうしたトレンドを前提にQualcommが提案するのは、チップレットの中にIPI(In-Package Inductor)を広範に利用するという方法だ(Photo11)。

  • Alphawave Semi由来の技術に思える

    Photo11:これは明らかにAlphawave Semi由来の技術に思える

といっても単純にインダクタをパッケージ内に積層しても話が複雑になるだけである。正しく使えばSNR比の改善やジッタ低減に効果的だが、これには広範囲に及ぶ、正確な電磁界シミュレーションが必要になる。結論は一番下に“Preference for SerDes pre-validated in a particular process”とあるように、もう特定のプロセス向けに検証が終わったIPI統合SerDesを使うのが一番賢い、という話になる。これはElectrical/Opticalの両方で言える話である(Opticalといっても、結局CPOなりトランシーバなりと接続する部分にSerDesが必要だからだ)。要するにQualcommというかAlphawave Semiというか、はそうしたPre-validatedなSerDesのIPをすでに保有しているという訳だ。

次がOpticalに特化した話。これまではPluggable Transceiver Moduleが使われてきた(Photo12)訳だが、第1段階としてこの中身の一部をシリコンフォトニクスで代替したものがすでに量産されている段階にある(Photo13)。

  • ディスクリート部品を使った例

    Photo12:これはディスクリート部品を使った例。流石に最近はちょっと減ってきた感はある

  • Laser Countは減っても個々の消費電力そのものはあんまり減らない

    Photo13:Laser Countは減っても個々の消費電力そのものはあんまり減らない。まぁCountが減っただけマシと言えばマシなのだが

ただこれでも根本的な問題(ASICとトランシーバの間を高速な銅配線でつなぐ必要がある＆トランシーバに占めるDSPとLaser Sourceの消費電力が非常に大きい)の解決にはあまりつながらない。なのでCPOに走ろう、という動機そのものは正しい。このCPOにも幾つかオプションがあり、どこに光エンジンを置くかでリタイマを必要とするかどうかが変わってくる。

  • TSMCのCOUPEは、この図で言えば中段にあたる

    Photo14:現状のTSMCのCOUPEは、この図で言えば中段にあたる

一番上はPluggable Transceiver Moduleを使ったケースで、一番下がパッケージ内に光エンジンを搭載した図、中央がその中間にあたる。一番下が効率だけを考えれば一番良いのは明白だが、効率だけで判断できない要素があるのが問題である。ただより高い帯域、あるいはより良い効率(帯域/消費電力比)を求めると、一番下の構図に向かってゆかざるを得ないのだが、その場合どう帯域を引き上げるのかという問題が次に控えている訳だ(Photo15)。

  • Opticalも無限に速度を上げられるわけではない

    Photo15:Beachfrontの長さは有限だから、LogicとOptical I/Oの間の帯域が最終的にはCPOの帯域になる訳だ。あとOpticalも無限に速度を上げられるわけではなく、200Gbps/λ(112GT/sec PAM4)あたりが1つの限界点で、この先はかなり厳しい。なので業界的にはDWDMの活用とかCoherent/Coherent-Liteの方向への転換などが模索されているす

そしてこの設計というのがまた大変に難しい(Photo16)。

  • 受信側の例

    Photo16:これは受信側の例だが、送信側も似たようなものである

協調設計を行ってこれを解決する、というのは簡単だが、実際にはここにもあるようにパラメータは猛烈に多い訳で、これの最適化には猛烈な時間がかかる。

解決案の1つとして示されているのがT-Coilを利用した最適化技法(Photo17)だ。

  • ターゲットに合致するまでLayout Generatorで生成した回路のS値推定を行い、シミュレーションを回して、を繰り返す仕組み

    Photo17:ターゲットに合致するまでLayout Generatorで生成した回路のS値推定を行い、シミュレーションを回して、を繰り返す仕組み。ちなみに次の説明によれば、これをML Modelで実装しているとの事

これはトロント大ISL(Integrated System Laboratory)のZonghao Li博士(現在はSynopsys所属)らの論文に出てきたESD回路向けの手法(Photo18)である。

  • 構造としては非常にシンプル

    Photo18:構造としては非常にシンプルで、パッケージ内に収めやすい。あとは細かいパラメータをどう調整するか次第だ。ちなみに論文では試作は22nm FD-SOIプロセスで実施されたとしている

またこれを含んだ最適化技法は2023年に論文として示されており、DSPを使わなくてもある程度インピーダンスマッチングは出来るが、DSPを利用する事でより性能を改善できる、とする(Photo19)。

  • 論文はトロント大のBahaa Radi博士のもの

    Photo19:こちらの論文はトロント大のBahaa Radi博士のものだが、共同執筆者にZonghao Li博士の名前があるので、Li博士の研究を基にしたAFEの設計全体のシミュレーション技法というべきか

もっとも現状CPOに走る事が正しいか？　というとこちら(Photo20)にもあるように、性能は上がるし恐らく消費電力も下がるが、ASICの設計は難しくなるしメンテナンスが困難になる。

  • 左が従来のPluggable Transceiver、右がCPO

    Photo20:左が従来のPluggable Transceiver、右がCPOである

あとScale-up Networkでは問題になりにくいが、複数の通信方式を切り替えるような事は原理的に不可能(ASICそのものの交換になりかねない)といった欠点もあって、なかなか踏み切れないようだ。

2028年度のDragonflyにCPOが採用される可能性

さて、ここまでのは話はもちろん真っ当なのだが、論文発表ならともかく「わざわざSponsor Sessionでやるような内容か？」というと非常に疑問が残る。しかもすべてのスライドにDragonflyのロゴがある事を考えると、これは単なる技術発表では無く、自社製品への採用および(本来のAlphawave Semiのビジネスであった)他社へのConnectivity IPの提供のための特徴アピールと考える方が妥当に思える。

  • Alphawave Semiの持っていたIPがDragonflyシリーズに活用されるのは間違いなさそう

    Photo21:Alphawave Semiの持っていたIPがDragonflyシリーズに活用されるのは間違いなさそうだ

現状Dragonflyのラインナップで、どうScale-up Networkを構築するかは明確になっていない(特に2028年度のC1000やA300投入時の構成)。まずそもそもQualcommはSwitchを持ち合わせていない訳で、これを含めてどう構築するのかは今後の動向を注視する必要があるが、とりあえずサマリにあるように

  • 45dB lossまでの範囲は銅配線で行ける(つまり第1世代のScale-upはやはり銅配線ベース？)
  • その先にOpticalに移行する準備はすでに出来ている(これは第2世代Scale-up向け？)

ということで、すでにデモ展示がなされているA200とか、来年投入される予定のA250はともかく、2028年度と目されるC1000やA300といった製品には、Alphawave Semi由来のCPOパッケージ技術が搭載される公算は結構高そうだし、引き続きAlphawave SemiはこのIPを他社に販売するビジネスを継続して行くらしい、という方針が垣間見えた発表であった。

大原雄介

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