Cadence Design Systemsは7月7日(米国時間)、日立製作所がCadenceの「Tempus Timing Signoff Solution」を用いて、28nmプロセスを採用したギガスケール設計のLSIチップをテープアウトしたと発表した。

今回、日立はTempusのTiming Signoff Optimization(TSO)を活用することで、タイミング最適化のイタレーション数を削減することに成功し、全体としてタイミング・サインオフ・クロージャのTATを従来の7週間から3週間に短縮することに成功したという。

また、TempusのQRCと大規模分散型並列処理エンジンを組み合わせ、ネイティブなデータベース・フォーマットを利用することでタイミング・サインオフ・クロージャのTATを短縮し、最短の期間でテープアウトすることが可能なほか、日立が今回採用したECSMタイミング・ライブラリは、各ファウンドリやIPベンダなどから提供された高精度のもので、これらのソリューションを組み合わせて活用することで、従来のポイント・ツールフローと比較し、テープアウト期間の短縮とSPICEシミュレーションとの高い相関性を同時に実現することが可能になったとCadenceでは説明している。