電子回路自動設計ツール(EDA)大手の米ケイデンス・デザイン・システムズが、エージェントAI(AIエージェント)を活用して半導体の設計から検証までを一気通貫で実行できる「AIスーパーエージェント」の拡充を進めている。

実現に向け数々のツールを開発しており、人が言葉で指示を出すだけで複雑なチップ設計が完了する環境をめざす。AIが拡大すれば半導体設計要員が世界で100万人も不足するとされるなか、人材不足対策としても有用としている。

  • 「CadenceLIVE Japan 2026」(ケイデンスライブ2026)で講演する、米ケイデンス・デザイン・システムズのヴィノド・カリアット(Vinod Kariat)副社長

    「CadenceLIVE Japan 2026」(ケイデンスライブ2026)で講演する、米ケイデンス・デザイン・システムズのヴィノド・カリアット(Vinod Kariat)副社長

「AIスーパーエージェント」拡充で、半導体設計フローを再編

日本ケイデンス・デザイン・システムズとイノテックは、3年ぶりとなるイベント「CadenceLIVE Japan 2026」(ケイデンスライブ2026)を都内で開催し、事業戦略である「インテリジェントシステムデザイン」を推進するため、最新のエージェントツールを訴求した。

米ケイデンスのヴィノド・カリアット(Vinod・Kariat)副社長は、設計の生産性を高めるために「Design for AI & AI for Design」の重要性を強調した。AIで半導体設計効率を高めるとともに、AIに必須の学習や推論能力を高めていく。

同社の製品はEDAを基盤とし、その上層にシステム設計や解析を、最上層にはデジタル設計などを行うAIを配置した3層構造をとっている。これまで機械学習を取り入れてきたが、LLM(大規模言語モデル)の登場からは物理設計などのエージェント型AIツール「AIスーパーエージェント」の拡充に力を入れている。

生成AIと違い、エージェント型AIには自律性があり、各種ツールを組み合わせてシミュレーションを行うことで設計の進み具合を理解することができるという。また自らの学習によって同じ過ちを繰り返さないように改善していく。

AIスーパーエージェントの代表的なツールである「チップスタック」は、世界で初めてシリコンチップの設計・検証を自動化する機能を備え、論理的な回路を実現するための「RTL」(レジスタ・トランスファ・レベル)設計やデバッグ、問題箇所の自動修正などにおいて従来比10倍の生産性を可能にする。

RTL最適化を行う「イノスタック」、カスタム設計とアナログ設計に対応する「ヴィラスタック」のほか、最近ユーザーニーズが高まっている後工程向けに「AURAスタック」も発表したばかり。AURAはプリント配線板や先端パッケージのレイアウト支援、マルチフィジックス解析などを行う。

このようなツールを組み合わせて、チップとチップレット、パッケージ、プリント配線板といった全体の消費電力や熱解析などを行う。設計時間の短縮だけでなく製造前に課題を洗い出せるとする。

「2030年、半導体設計者は複数のAIエージェントを使いこなすだろう」

さらにエージェント型AIを活用することで、これまでは技術者がコマンドを書いていた設計フローを、自然言葉でこなせるように最適化する。音声や画像、PDFによるデータを読み込み、ツール側で手順を考えてスクリプトをつくって実行する。検証でバグがあれば指摘し、改善策を提案する。

ただし、高度な機能を実現するにはクラウドでもオンプレミスでも膨大な計算資源が必須。GPUやメモリが不足する中で、いかに計算資源を案配するのか。ここは人が判断しなければならない。

日本ケイデンスの金子敏文社長は、「2030年には設計者が複数のAIエージェントを使いこなすことになろう。プロセス微細化からシステムへ、統合フローが大事になる。日本の強みが発揮できるだろう」と話している。

  • 日本ケイデンスの金子敏文社長

    日本ケイデンスの金子敏文社長