内部構成
さて、まずPhenomとPhenom IIで、CPUのパイプライン内部がどの程度変化したか、を確認してみることにした。ここでの環境は、
・Phenom X4 9950 : DDR2-800 CL5 2GB×2
・Phenom II 940 : DDR2-800 CL5 2GB×2
・Phenom II 955 : DDR3-1333 CL9 2GB×2
としておこなっている。
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まずグラフ1～15は、RMAAのDecode Throughputの結果である。結論から言えば、L1 Instruction Cacheが有効となる64KBまでの範囲は、どの場合でも3命令/CycleのDecodeとExecuteが可能となっている。この範囲を超えると数字にばらつきは出るが、これはL2/L3 Cacheへの帯域の差ではないかと思われる。
