NECエレら、SoC向け高速MRAM技術とCMOSプロセス採用アナログ回路技術を開発

NECエレクトロニクスは、CMOSプロセスを用いたアナログ回路アーキテクチャを開発、A/Dコンバータ(ADC)に適用し、その性能実験を行ったことを明らかにした。また、同社はNECと協力し、垂直磁化を用いた磁壁移動方式の高速MRAMセルを開発、動作実証に成功したことも明らかにした。いずれの成果も6月15日より開催される半導体学会「2009 Symposium on VLSI Technology(VLSI 2009)」において、MRAMが17日、ADCが18日にそれぞれ発表される予定。なお、NECグループでは同学会において、全9件の論文発表を予定している。

NECエレクトロニクス執行役員の福間雅夫氏は、「世の中、ユビキタスの名の下に利便性を追求してきたが、それを支えてきたのはエレクトロニクスの進化である」とし、将来について「人間とエレクトロニクスが溶け合っている世界が想像される」とし、そのためにはデバイスコストをさらに抑えることや、低消費電力化、信頼性の向上などが必要になり、それを実現するために技術トレンドが「コネクティビティ+インテリジェンス」に向かっているとし、プロセスの微細化からアーキテクチャなどの活用による低消費電力化などに移り変わりつつあると指摘した。

CMOSプロセスを用いたアナログ回路技術

アナログ回路技術は、一般的にプロセスの微細化をすると、信号精度の劣化やバラつきが大きくなるなどの問題が発生するため、プロセスの微細化の適用が困難となる。そのため、「デジタル回路部分のプロセスの微細化が進むと、アナログ混載の場合、相対的にアナログ回路部分が大きくなり、コスト高になる」とNECエレクトロニクス基盤技術開発部 コア開発部グループマネージャーの四柳道夫氏は指摘する。

また、微細化すると、ΔL/Lなどで決まる素子バラつきの影響が顕著で、それを解決するためには従来、補正用の高精度信号源をチップ内もしくは外部に用意する必要があったが、それでは余分な回路が入ることとなりコアサイズが小さくできずコスト低下の障害となっていた。また、専用信号で補正は行われるため、通常処理を一度止めて行う必要があり、温度変動や電圧変動に追従できないという問題も存在していた。

今回NECエレクトロニクスが開発したアーキテクチャは、2並列のアナログ回路と特性補正回路という構成を採用。2並列のアナログ回路を活用したデジタル平滑化処理を行うというもの。実際に、ADCに適用したところ、90nmのCMOSプロセスで分解能6ビット、最大変換速度2.7GSps、消費電力50mWを達成したという。これは、従来と比較すると、電力を同等とすると動作速度は2倍、性能指数(1変換あたりのエネルギー)は0.47pJで、従来比で2倍に向上したという。

リアルタイム処理が可能な補正機能搭載ADCを試作

回路の構成は、従来よりも小型な2個のADCを用意し、それを用いて平均化と再構成(レファレンス切り替え)によるデジタル平滑化処理を実施するというもの。これにより、単純な回路ながら、ADCの通常処理を実行しながら、バックグラウンドで補正処理を行うことが可能となり、リアルタイムにADCを連続動作させることが可能となったほか、温度変動などによる精度の劣化分を、動作中でも補正することが可能になったという。また、補正回路などが不要となったほか、CMOSプロセスの適用により、補正機能のすべてを小面積でSoC上に搭載できるようになり、プロセスの微細化に併せることが可能になったという。

回路の詳細を説明すると、今回の試作品では、6ビットであることから1つのADCには"物理的"に64個のコンパレータが配置され、対のADCのコンパレータ同士で平均化処理を実施。その後、片方のADCのコンパレータに対し、スイッチを使いこれまでつながっていたコンパレータの隣のコンパレータに接続を変更することで、平均化回路を再構成(レファレンス切り替え)する。これによりコンパレータは仮想的に"65個"となるわけだが、この状態で再び平均化処理を実施し、また元のコンパレータにスイッチで切り替えて平均化処理を実施。これを複数回行うことで、比較を繰り返し平均化を進めることで、より高い精度の補正が実現されることとなる。

同社としては、「40nmや28nmのCMOSプロセスでの適用に向けたADCのスケーリングを進めていくほか、D/AコンバータやSRAMなどに応用範囲を拡大しアナログ回路の微細化を推進していく」(四柳氏)としており、実用化のめどとしては、「40nm CMOSプロセスのシステムLSIに搭載していく方向で(40nmプロセス採用のアナログ回路として)開発を進めており、2年後には実用化にこぎつけたい」(同)としている。