この半導体ニュースのまとめ
・AIチップの性能向上に向けて3D IC、HBM、CPOなどの先端実装技術が重要に
・84mm×54mmのパッケージは300mmウェハで約8個、600mm角パネルなら約77個形成可能
・ラムリサーチはウェハとパネルの双方へ装置技術を展開し、顧客との共同開発を加速
Lam Research(ラムリサーチ)は11月10日、先端パッケージングに関する説明会を開催し、前工程で培った技術を活用することで、次世代のAI半導体の量産を支援していく姿勢を示した。
説明を行ったのは同社アドバンスト・パッケージング戦略マーケティング担当マネージングディレクターのチーピン・リー氏。AIによる半導体需要の拡大は短期的なサイクルではなく、半導体業界に構造的な変化をもたらすものだとする認識を示しつつ、AI半導体の構造が世代を経るごとに複雑化しており、従来のプロセス微細化だけでは性能向上を図れなくなり、新たな材料やデバイスアーキテクチャ、先端パッケージング技術などを組み合わせる必要性が高まっていることを強調する。
特にメモリとロジックが組み合わされて提供されるAI半導体においては、コンピュート密度、メモリ帯域幅、電力効率、放熱性能が性能拡大の制約となり、そうした制約を突破する技術として期待されているのが、ロジックやHBMの3D積層、CPO(Co-Packaged Optics)、先端基板、パネルレベルパッケージングなどの次世代のパッケージング技術となる。こうした先端パッケージング技術は、単に、半導体のダイを保護して外部へ接続する端子を提供するといった従来の後工程に分類されるものではなく、日本の経済産業省(経産省)が先端後工程と呼ぶなど、AIシステム全体の性能や消費電力を左右する技術領域となってきている。
前工程の技術を先端パッケージングへ展開
AI半導体向け高性能パッケージの製造について、現状、単一の技術ですべての課題を解決できる手段は存在しない。
TSV(Through Silicon Via)、ハイブリッドボンディング、プラズマダイシング、シリコン薄化、再配線層(RDL)、微細バンプ、ダイ間ギャップの充填など、パッケージを構成する各工程で新たなプロセス技術が必要となる。こうしたニーズを踏まえ、ラムリサーチは、半導体前工程向けに培ってきたエッチング、ALD、CVD、電解めっき、ウェット洗浄、プラズマ処理、計測・制御などの技術を先端パッケージングへと展開することを目指すとする。
TSVとプラズマダイシングには「Syndion」、酸化膜エッチングには「Flex」、ALDライナー形成には「Striker」、CVD成膜には「VECTOR」、電解めっきには「SABRE 3D」、ウェット洗浄には「DV-Prime」といった製品を提供。TSV、ハイブリッドボンディング、インターコネクト形成に必要な幅広い工程をカバーする体制を構築している。
高アスペクト比TSVでチップを垂直接続
AI半導体の高性能化は、現在の複数の半導体チップを水平方向に並べるという方法のみならず、垂直方向へ積層する3D ICの採用が今後進んでいくことが見込まれている。そうした3D ICにおいては、積層チップ間で電力やデータをやり取りするためのTSVの高密度化が求められることとなる。
その高密度化に向けては、深さに対して開口幅が小さい高アスペクト比の縦孔を形成していく必要がある。ラムリサーチは、15:1を超える高アスペクト比のマイクロTSVに向け、深穴エッチング、ALDによる絶縁膜形成、ボイドを発生させない金属充填などを組み合わせることで対応することを目指している。
また、電力用と信号用で直径や深さが異なるTSVを形成する「Dual-TSV」への対応も進めるなど、異なる形状のTSVを均一に加工し、積層チップ間の接続密度を高めることを目指す取り組みを推進している。
プラズマダイシングでダイ強度を1.5倍へ
チップレットや3D積層では、ウェハから切り出したダイを再び集積するため、ダイシング時に発生する欠けやクラック、パーティクルを減らすことも重要となる。
ブレードを使用する従来の機械式ダイシングでは、切断時にダイの端部へ微細な損傷が生じる可能性がある。チップの薄化が進むとダイ自体の強度も低下するため、切断工程の品質が後続工程の歩留まりを左右するという課題がある。
こうした課題に同社はプラズマダイシングで対応を図ることを目指している。100μm厚のダイで従来のブレードダイシング比1.5倍の強度を実現し、切断幅を15μm未満へ縮小できるという。
切断幅を狭めることで、1枚のウェハから取得できるダイ数を増やせるほか、切断時のエッジ損傷やパーティクルを抑え、ハイブリッドボンディングに求められる清浄な接合面を形成しやすくなる。
高価なAI半導体では、ダイシング工程でのわずかな歩留まり改善も製品コストに大きく影響するため、ダイ強度と取得数の向上が直接的な価値につながるとする。
CPOで消費電力を10分の1以下へ
AIデータセンターでは、演算性能の向上に伴ってチップ間やシステム間を流れるデータ量が急増している。電気配線だけで高速通信を実現しようとすると、伝送距離に応じて消費電力や遅延が増加することが課題となる。この課題への対応策となるのが、光エンジンを半導体パッケージ内へ統合するCPOである。
ラムリサーチによると、CPOは従来のプラガブル光トランシーバーと比べて10倍超の省電力化と20倍超の遅延改善が可能になるという。
CPOの実現には、ロジックなどの電子チップとシリコンフォトニクスなどの光学チップを近接配置し、高密度に接続する必要がある。ハイブリッドボンディング、フュージョンボンディング、RDL、ピラーバンプなどを組み合わせ、光と電気を1つのパッケージへ統合する技術が求められる。
すでにCPOとして、シリコンフォトニクスを採用するNVIDIAの「Quantum-X」が実用化されるなど、AIデータセンターの高速化と消費電力低減に、光伝送と先端パッケージングの組み合わせが活用されるようになってきている。
AIパッケージの大型化でウェハからパネルへ
AI半導体のチップサイズは、チップレットの活用を踏まえる形で大規模化が続いており、円形の300mmウェハを使用する従来の製造方式では、材料利用効率とパッケージの取れ数が課題となりつつある。
例えば、84mm×54mmの大型パッケージを300mmウェハ上に形成する場合、1枚当たりの取れ数は約8個となる。これに対し、310mm×310mmの矩形パネルでは約15個、600mm×600mmでは約77個を形成できるという。
AIシステム向けパッケージは、TSMCによると現在、5.5レチクルサイズのCoWoSを量産しており、2027年には9.5レチクルサイズ、2028年には14レチクルサイズへ拡張することが予定されるなど、拡大傾向が続くことが見込まれている。パッケージの形状は基本的には長方形であることを考えれば、液晶パネルのように矩形パネルを区切って分割した方が、円形のウェハよりも端部の無駄が少なく、大型パッケージを効率的に配置できる。こうしたパネルレベルパッケージング(PLP)技術は、大型AIパッケージの製造コストと生産性を両立する有力な選択肢として注目されるようになっている。
650mm角まで対応するパネル向け装置
ラムリサーチでも、こうしたウェハからパネルへのパッケージ基板の移行を見据え、310mm角から650mm角までのさまざまなパネルサイズに対応する装置を開発しているとする。
例えば電解めっき装置「Kallisto」は最大650mm×650mmのパネルに対応し、最大毎時30枚を処理することが可能だという。ウェット処理と電解めっきを担う「Phoenix」は最大625mm×625mmに対応し、電解めっきで最大毎時90枚、ウェット処理で最大毎時120枚の処理能力を持つとしている。
こうした大型パネルの処理では、パネル全面におけるめっき膜の均一性と、反りの大きな基板を安定して搬送する技術が課題となる。同社はそうした課題に対して、HSP(High Speed Plate)技術によって、パネル全面に均一な電界と物質移動を形成。独自の搬送機構で反ったパネルを平坦化し、ウェハレベルのプロセス品質をパネルサイズでも実現することを目指す。
顧客との共同開発で量産移行を短縮
PLPの量産化は、装置メーカーだけ実現するのは難しく、半導体メーカー、OSAT、基板・材料メーカーなどとの連携が欠かせない。
ラムリサーチは、オーストリア・ザルツブルクにPLP向けの「パネル・センター・オブ・エクセレンス(Panel CoE)」を設置。大型パネル向けの電解めっきやウェットプロセスを開発するほか、顧客と共同でプロセス評価や認定を進めている。
同拠点では、開発、試作、評価を繰り返す学習サイクルを短縮し、量産装置を導入する前の早い段階でプロセスを認定できる環境を提供する。
先端パッケージングは、ウェハ、ダイ、パネル、基板、材料、装置を横断する技術領域であり、単独企業だけで量産プロセスを完成させることは難しいことから、迅速な市場投入に向けては、顧客やエコシステムとの共同開発を加速させる必要があるというのが同社のスタンスであり、前工程で培ったエッチング、成膜、電解めっき、洗浄、プロセス制御といった先端技術をウェハレベルとパネルレベルの双方へ展開していくことで、3D IC、CPO、先端基板を含む先端パッケージングの量産化を支えていく方針としている。
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