AIインフラからロボットまで1つのFPGA基盤で対応、Alteraが「Agilex 2X」を発表

この半導体ニュースのまとめ

・AlteraがデジタルAIからフィジカルAIまで対応するFPGA/SoC「Agilex 2X」を発表
・性能や消費電力、I/O要件が異なる用途に向けて4つのデバイス・ファミリーを展開
・第1弾のAgilex 27は前世代比1.8倍のワット当たり性能とPCIe 7.0、UCIe対応を実現

Alteraは10月28日(米国時間)、デジタルAIインフラからエッジにおけるフィジカルAIまで、幅広いインテリジェントシステムに対応するFPGA/SoCポートフォリオ「Agilex 2X」を発表した。

高性能デバイス、ミッドレンジデバイス、電力効率・コスト効率を重視したデバイスを同一ポートフォリオで展開。AIインフラ、ネットワーク、航空宇宙・防衛、ロボティクス、産業オートメーション、自動車、エッジシステムなどの用途へ対応する。

すべてのファミリーを共通の「Quartus Prime」ソフトウェア環境と、AIエキスパート・コンパニオン「QuartusIQ」でサポートすることで、共通の設計フローや再利用可能なIPを活用できるようにする。

性能と消費電力で4ファミリーを展開

Agilex 2Xは「Agilex 27」「Agilex 25」「Agilex 23」「Agilex 22」の4ファミリーで構成される。

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  Agilex 2Xの4ファミリーの概要 (出所:Altera)

最上位のAgilex 27は、高性能ファブリック、大容量、高いメモリ帯域幅、次世代コネクティビティを備え、データパス処理、ビームフォーミング、RF処理など、演算負荷と帯域幅要件の高い用途を対象とする。

Agilex 25は、高性能ファブリックと組み込みコンピューティング機能を組み合わせ、I/O、トランシーバ、周辺機能を最適化。4K/8K映像処理、ドローン、低遅延センサーなどの用途を想定する。

Agilex 23は、組み込みコンピューティング、リアルタイム処理、機能安全を統合し、ロボティクス、産業オートメーション、自動車システムへ対応する。

Agilex 22はI/O中心のシステム向けに、高いI/O密度を提供。ボード/ラック制御、モーター制御、Root of Trust、インタフェース・ブリッジなどを対象とする。

Alteraは4ファミリーを共通基盤で提供し、高性能・大容量を求めるシステムから、低消費電力・高I/O密度を求めるエッジシステムまで、異なる要件へ対応する考えだ。

AI Tensor DSPとArmコアを共通基盤に

Agilex 2Xでは、Alteraが培ってきたファブリック・アーキテクチャを基盤に、ポートフォリオ全体でワット当たり性能の向上を図る。

強化したAI Tensor DSPブロックによって、信号処理やAI演算を高速化するほか、最新のArmコアを用いて組み込み処理性能を高めるほか、組み込み処理では、Armベースのハード・プロセッサと「Nios V」ソフト・プロセッサを採用。用途や要求性能に応じ、固定されたプロセッサとFPGAファブリック上へ実装するプロセッサを使い分けられるようにする。高帯域幅コネクティビティやセキュリティ、機能安全に関する基盤もポートフォリオ間で共通化することで、異なるデバイスへ設計を展開する際の開発負担を抑える。

Agilex 27は前世代比1.8倍のワット当たり性能

Agilex 2Xの第1弾となるAgilex 27は、デジタルAIインフラ、テラビット級ネットワーク、6G、衛星ネットワーク、航空宇宙・防衛用途を対象とする。

「Agilex 7」で培ったアーキテクチャを継承し、第3世代の「HyperFlex」ファブリックを採用することで、前世代比1.8倍のワット当たり性能を実現。HyperFlexはルーティング・ファブリック全体へレジスタを組み込み、Quartus Primeがロジック・リソースを消費せずに、設計のリタイミングやパイプライン化を行える機会を増やすことを可能とする。

また、新たなAdaptive Logic Module(ALM)モードも追加し、幅広い設計におけるロジックの実装密度と性能を向上。要求される性能を、より小型で消費電力の低いデバイスへ実装できるようにしたという。

毎秒数テラビットを転送するHyperFlow

Agilex 27は、チップ全体へ分散配置された「HyperFlow」データ・ネットワークを搭載する。FPGA内部のソフト・ロジックを消費したり、ルーティングの輻輳を引き起こしたりせず、チップ全体で毎秒数テラビット規模のデータ転送を可能にする技術だという。

コネクティビティでは、最大256Gbpsの構成可能なトランシーバを搭載。800GbEおよび1.6TbE Ethernet向けのハードIP、PCIe 6.0およびPCIe 7.0に対応する。また、メモリ・インタフェースはDDR5、LPDDR5X、LPDDR6をサポート。MIPI、C-PHY 2.1、D-PHY 3.0にも対応し、高速ネットワークだけでなく映像やセンサーを扱う用途にも展開する。さらに、チップレット接続規格「UCIe」を採用し、将来のデータ・コンバータなど、異なる機能を備えるチップレットとの接続も可能にしている。

ハードウェアRoot of Trustと耐量子計算機暗号に対応

セキュリティ面では、「Secure Device Manager」によってハードウェアRoot of Trustを構築。セキュアブート、デバイス・アイデンティティ、アテステーション、保護された鍵管理、物理的な耐タンパー保護を提供するほか、暗号方式を更新できる暗号アジリティも備え、セキュリティ要件の変化に応じて耐量子計算機暗号へ対応できる設計とした。

データパスの暗号化機能では、Ethernet MACsec、PCIe IDE、Memory IMEを含む主要インタフェースをラインレートで保護。デジタルAIインフラや通信、防衛システムなどで扱うデータと、FPGA上で動作する設計資産の双方を保護する狙いがあるという。

QuartusIQでエージェント型設計フローを提供

Agilex 2Xの各ファミリーは、共通のQuartus Primeソフトウェア環境でサポートされており、中でもQuartusIQは、Quartus PrimeのFPGA設計フローへAIを組み込むAIエキスパート・コンパニオンで、設計者による開発作業を支援することを可能としたという。

共通の開発環境と再利用可能なIPを採用することで、性能や消費電力、I/O要件の変化に応じてAgilex 2Xの別ファミリーへ移行する際も、既存の設計資産を生かせるようにするなど、4つのデバイス・ファミリーとエージェント型設計フローを組み合わせ、顧客によるエンジニアリング投資を保護しながら、新製品の市場投入期間を短縮するとしている。

Agilex 27のサンプル出荷は2027年後半を予定

Agilex 27に対応するQuartus Primeソフトウェアは、早期アクセス顧客向けに2026年11月中旬から提供を開始する予定。また、QuartusIQは「Quartus Prime Pro Edition 26.3」の一部として、すでにダウンロード提供を開始している。対応するAlteraのFPGAポートフォリオで利用できる。ただし、実際のAgilex 27のエンジニアリング・サンプル・シリコンは、2027年後半の提供を予定しているとする。

Alteraは、デジタルAIインフラに求められる演算性能と広帯域通信から、ロボティクスや産業機器で求められるリアルタイム処理、機能安全、低消費電力までをAgilex 2Xでカバーすることを計画しており、環境や標準規格、ワークロードの変化に合わせてハードウェアを再構成できるFPGAの特性と、共通の設計基盤を組み合わせ、デジタルAIとフィジカルAIの双方におけるプログラマブル・ロジックの活用拡大を目指すとしている。