AI半導体の電源をチップ直下で安定化、UMCとAP Memoryがシリコンキャパシタを共同開発

この半導体ニュースのまとめ

・UMCとAP MemoryがAI/HPC向けシリコンキャパシタの開発・製造で協業
・AP MemoryのS-SiCap Gen2Dがテープアウトと初期機能検証を完了
・キャパシタを先端パッケージング内の演算チップ近傍へ配置し、電源供給を安定化

台湾の大手ファウンドリUMCとAP Memoryは10月22日、AIおよびハイパフォーマンスコンピューティング(HPC)システムに向けた電源供給技術の開発・製造で協業すると発表した。

UMCがディープトレンチキャパシタ(DTC)技術と量産可能なウェハ製造基盤を提供し、AP Memoryがシリコンキャパシタの設計とシステムレベルの統合を担当する。

両社は2026年第3四半期に、AP Memoryのディスクリート型シリコンキャパシタ「S-SiCap Gen2D」のテープアウトと初期機能検証を完了。今後は、基板パッケージへ組み込んだキャパシタについて、システムレベルの性能と信頼性を評価するとしている。

AIプロセッサ近傍へキャパシタを配置

AIやHPC向けの演算システムでは、処理負荷の変化に伴ってプロセッサの消費電力も短時間で大きく変動する。

従来は電源を安定化させるキャパシタを回路基板上へ配置してきたが、プロセッサの高性能化と電力密度の上昇に伴い、回路基板から演算チップまでの電力供給経路が課題となっている。

供給経路が長くなるほど、電圧降下や電力損失が生じやすくなるほか、AIプロセッサの急激な負荷変動に対する応答も難しくなる。

両社はシリコンキャパシタをインターポーザーやパッケージ基板へ組み込み、演算チップの近くに配置することで、電力供給経路の短縮と電源品質の向上を図る。

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  システムの設計要件に応じる形でDTCはインターポーザーやパッケージ基板などに配置することができる (出所:UMC)

UMCのDTC技術で高密度な容量を実現

DTCは、シリコン基板へ深い溝を形成し、その内部をキャパシタとして利用する技術となる。

平面的にキャパシタを形成する場合と比べて、限られたチップ面積の中で電極の表面積を増やし、高密度な静電容量を確保できる。

UMCはDTC技術を用いて、高密度なキャパシタを演算チップの近くへ配置し、AI/HPCシステムへ安定した電力を供給する製造基盤を提供する。

AP MemoryのS-SiCapは、積層DRAMキャパシタ技術を基に開発されたシリコンキャパシタで、高い容量密度や薄型化を特徴としている。

今回の協業では、AP Memoryが用途や顧客の要求に合わせてS-SiCapを設計し、UMCがDTC技術を活用してウェハを製造する。設計からウェハ製造までを組み合わせたソリューションとして顧客へ提供する考えだ。

基板内蔵型やインターポーザー一体型へ展開

両社はS-SiCap Gen2Dの評価に続き、複数の静電容量や動作電圧へ対応する製品の検証を進める。

また、ディスクリート型のシリコンキャパシタに加え、キャパシタを内蔵したインターポーザーや、パッケージ基板の裏側へ配置するランドサイドキャパシタなどへの協業拡大も検討する。

キャパシタの配置方法は、AIプロセッサやパッケージの構成、必要な静電容量や動作電圧によって異なる。

UMCは、DTCをインターポーザー、パッケージ基板、ランドサイドへ組み込む技術をそろえることで、複数の先端パッケージ構造へ対応する方針だ。

同社の電源供給技術のロードマップには、ディスクリート型と内蔵型のシリコンキャパシタに加え、内部電圧レギュレータなどのアクティブ部品も含まれる。

先端パッケージング技術を活用して電源部品の実装密度を高め、次世代データセンターが求める電圧や静電容量へ対応する計画としている。

AI半導体の性能を支える電源技術を強化

AI半導体では、GPUやAIアクセラレータの演算性能、HBMのメモリ帯域、チップレット間の接続技術に加え、プロセッサへ安定して電力を供給する技術の重要性が高まっている。

キャパシタを演算チップの近くへ配置できれば、電圧変動に対する応答を高め、プロセッサの性能を安定して引き出しやすくなる。

UMCは、DTCや先端パッケージングを含む電源供給技術の開発と並行して、それらを支える製造能力への投資も進める。

AP Memoryは、顧客ごとに設計を最適化できるS-SiCapとUMCのウェハ製造基盤を組み合わせ、AI/HPC向け電源ソリューションの展開を進める。

両社は、AIインフラの高度化に伴って顕在化する電力供給のボトルネックへ対応し、演算チップ近傍における高密度で安定した電源供給の実現を目指すとしている。