半導体製造における「洗浄工程」の頻度はEUVでどうなる？ - SPCC 2021

半導体ウェハ洗浄技術の国際会議としては、米国電気化学会(ECS)主催の「International Synmposium on Semiconductor Cleaning Science and technology (SCST)」とベルギーimec主催の「International Symposium on Ultra Clean Processing of Semiconductor Surfaces (UCPSS)」が有名で、ともに論文集が単行本として刊行されている半導体洗浄技術に関する本格的な学会活動である。

これらに対して、米国の民間の技術コンサルティング会社であるLinx Consulting主催の「Surface Preparation and Cleaning Conference(SPCC)」が、毎年、米国オレゴン州で開催されている。以前は、米国の国策半導体製造強化研究機関だった米Sematechが半導体業界から情報収集する活動の一環として主催していたが、同研究機関の解散消滅に伴い、Linx Consultingが引き継いで運営している。学会活動というよりは同業者の意見交換の場といった感じの催しである。今年は、新型コロナウィルスが終息しないためオンデマンドで開催された。

洗浄工程数の過去の推移と今後の予測数は？

SPCC 2021の基調講演は、半導体技術動向調査会社の米IC Knowledge が先端DRAM、NAND、ロジックデバイスの今後の微細化の動向ついて講演した。図1は、これら3タイプのデバイス製造における洗浄プロセスステップ数の過去の推移と今後の傾向を色分けしたものである。

図1 DRAM(上)、3D NAND(中)、先端ロジックデバイス(下)における洗浄工程数のプロセス分野別内訳の推移と今後の予測。洗浄工程の内訳(ABC順)はBEOL洗浄(メタル配線後、およびビアエッチング後)、BSB洗浄(バックサイドおよびベベル洗浄)、CMP後洗浄、Etch(ウェットエッチ)、FEOL洗浄(投入時洗浄、ゲート前洗浄など)、SCCO₂(超臨界二酸化炭素洗浄)、Strip(フォトレジスト剥離) (出所:IC Knowledge)

DRAM洗浄(図1上)に関しては微細化が1x-nm(おそらく19/18-nm)、1y-nm(同17/16-nm)、1z-nm(同15nm)と進むにしたがって、洗浄工程数は200工程を越えて増えていくが、1α-nm(同14-nm)以降は、液浸ArFリソグラフィを用いたマルチパターニング(リソグラフィ - エッチング - 洗浄の繰り返し)に代わって、EUVリソグラフィによるシングルパターニングが採用されるようになるので、洗浄工程は減少する。しかし、1δ-nm以降は、EUVリソグラフィのダブルパターニングを採用せねばならなくなるので、洗浄工程数は増加すると予想される。

DRAM洗浄においては、ウェハ裏面・ベベル洗浄の工程数が最も多く、レジスト剥離後洗浄、CMP後洗浄がそれに次いで多い。1x-nm以降、高アスペクト比の円柱状キャパシタの洗浄・乾燥にSCCO₂(超臨界二酸化炭素)が用いられている点は特筆に値しよう。パターン倒壊防止のため、表面張力を発生しない超臨界流体を用いている。

3D NANDの洗浄は、SamsungのV-NANDプロセスを例に説明すると、128層までは洗浄工程は100工程をやや超える程度であるが、160層は、80層を2段重ねる構造、276層は96層を3段重ねる構造のために、洗浄工程が増え続ける。368層は96層を4段、512層は128層を4段重ねる構造のため、洗浄工程数は250工程を超える。NAND洗浄工程では、今後、裏面・ベベル洗浄とCMP後洗浄が増加傾向にある。

ロジックデバイスの洗浄は、TSMCの技術ノードを例に説明すると、微細化が進むにつれて洗浄回数は増加するが、EUVリソグラフィが本格的に導入された5nmからは、クリティカルレイヤでArFマルチパターニングがEUVシングルパターニングに変更されるため、洗浄工程は減少する。しかし、1.5nm以降は、EUVと言えどもダブルパターニングを採用せざるを得なくなるため、洗浄工程は増加する。ロジックデバイスの洗浄では、ほかのデバイス同様に、裏面・ベベル洗浄が最も多いが、多層配線構造のためにBEOL洗浄の回数がメモリプロセスよりも格段に多くなる。

洗浄工程は、すべてのプロセスの中で最も多く登場するプロセスであり、今後、さらに増加傾向にある。半導体デバイスの製造歩留まりの低下を防ぎ、向上を目指す重要なプロセスである。