マテリアルズ エンジニアリングがロジックスケーリング継続の鍵

前回までに、PPACt(消費電力、性能、面積あたりコスト、市場投入までの期間)を継続的に改善しながら先端ロジックのスケーリングを可能にするマテリアルズ エンジニアリング ソリューションをいくつか紹介した。

これまで示したようにトランジスタと配線を3nmノード以降にスケーリングする際には、消費電力と性能の改善を妨げるいくつかの課題が立ちはだかる。さらに、パターンばらつきの問題についても新しいマテリアルズ エンジニアリング ソリューションが求められる。この連載最後となる今回は、AMATが先端ロジックにおける半導体メーカーのPPACtロードマップの実現を支援するため、プロセスステップとインテグレーテッド マテリアルズ ソリューション(IMS)の協調最適化に基づくイノベーションをどのように展開しているかを説明したい。

業界がDesign Technology Co-Optimization(DTCO:設計とテクノロジーの協調最適化)と呼ばれるスケーリング技法を導入するのをAMATでは支援している。DTCOは、ピッチスケーリングが減速する中でもロジック密度のスケーリングを継続して可能にするため、将来ノードにわたってますます普及すると考えられている。

トランジスタのスケーリング:FinFETを5nm以降に適用するGate-All-Aroundによる技術転換

FinFETのロードマップには、3つの重要な技術課題がある。すなわち、フィンの湾曲、High-kメタルゲート(HKMG)とインタフェースのCDスケーリング、そしてソース/ドレイン抵抗だ。AMATは、新しいマテリアルとプロセスの組み合わせを協調最適化してこれらの課題克服を支援している。

製造プロセスにおけるフィンの湾曲はばらつきを生み、性能と電力効率を低下させる。AMATはこれを緩和するため、協調最適化されたマテリアルズ エンジニアリング ソリューションを開発した。これは、流動性酸化膜によるフィン分離とともに、イオン注入とアニール工程を協調して最適化し、そのすべての工程を電子ビーム測定・検査装置「PROVision」でモニタリングするものだ。こうしたテクノロジーを活用することで、高さのある真っすぐな高アスペクト比のフィンを実現して均一性を改善することができ、しきい値電圧のばらつきを30％低減するとともに、ドライブ電流を5％以上引き上げることが可能となる(図1)。

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  図1:AMATの協調最適化プロセスは、フィンの湾曲を緩和することでしきい値電圧のばらつきを30％低減し、ドライブ電流を5％以上引き上げる

HKMGロジックの2つの要素(インタフェース層とHigh-k層)は、トランジスタのドライブ電流を高める鍵となる。しかしどちらの層も14nmノード以降はスケーリングが進まず、性能のボトルネックとなっている。これに対処するため、AMATは新しいインテグレーテッド マテリアルズ ソリューション(IMS)を開発し、これら重要なプロセスステップを真空下で組み合わせ、インタフェースのエンジニアリングとチューニングを新たな段階に引き上げた。IMSを利用することにより、新しいインテグレーテッド ゲートスタックが従来と同等の酸化膜厚のスケーリングを実現し、ドライブ電流を8～10％改善できることを示した(図2)。

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  図2:AMATはインテグレーテッド マテリアルズ ソリューション(IMS)により、同等の酸化膜厚のスケーリング再開とドライブ電流の8～10％改善が可能となる新しいインテグレーテッド ゲートスタックを示した

トランジスタのソース/ドレイン抵抗モジュールでは、スケーリングが1ノード進むごとにコンタクト面積が25％縮小しているため、コンタクト抵抗の増大が深刻化してきた。この課題に対して、AMATは、ひずみ技術が適用可能な面積を最大化する新たな協調最適化のプロセス技術を開発した(図3)。このソリューションでは、水平エッチングを用いることでソース/ドレイン ストレッサがよりチャネル近くに配置される。さらに、新しい選択SiAsエピタキシャル層も開発した。こうした新しいマテリアルやマテリアルズ エンジニアリング技術によって抵抗が減少し、ドライブ電流は8％増大する。

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  図3:ソース/ドレイン抵抗に関するAMATのソリューションは、エッチング、エピ、アニールの協調最適化によりドライブ電流の8％増を実現

業界がチップの性能と消費電力の改善に向けてFinFETからgate-all-around(GAA)のトランジスタ アーキテクチャに移行する中で、マテリアルズ エンジニアリングのイノベーションはさらに重要性を増している(図4)。GAAではトランジスタチャネルの向きが垂直から水平へ変わり、ゲートはチャネルを三方ではなく四方から囲む形になる。チャネル厚の制御は性能と消費電力を大きく左右する。FinFETからGAAへの移行に伴い、チャネル厚の制御は、高く薄いフィンのリソグラフィとエッチングに代わり、成長の制御性が高く、ばらつきも少ないGAAのエピ成長と選択的除去に移った。

GAAトランジスタはチャネル間に内部スペーサを必要とするが、適切なエンジニアリング技術を用いることでキャパシタンスを低減させることができる。スペーサは、高度に制御された選択的エッチングとギャップフィルプロセスによって形成される。電子ビームによる計測で、新たな構造が適切かつ最適に形成されているかどうかが確認され、性能の10～15％向上と消費電力の25～30％改善が期待できる。

エピ成長、選択的除去、電子ビーム計測は、いずれもAMATが技術を培ってきた分野であり、すでにGAAソリューションを加速する協調最適化プロセスを半導体メーカーに向けて開発している。その結果、GAAの売り上げはFinFETに比べ、月間ウェハ投入枚数10万枚当たり10億ドル増加すると見込んでいる。

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  配線スケーリング:新しいインテグレーテッド マテリアルズ ソリューションでビア抵抗が50％低減

配線はデバイスの電力を3分の1近く消費するほか、RC遅延の70％以上を占めている。トランジスタはプロセスノードの微細化につれて性能が向上するのに対し、配線は微細化につれて電気抵抗が増し、性能の低下と消費電力増をもたらす。何らかのブレークスルーがなければ、配線ビア抵抗は7nmから3nmノードへの移行に伴い10倍に増え、トランジスタのスケーリングによる利点が打ち消されてしまう。

この課題を解決すべく、AMATはマテリアルズ エンジニアリングのブレークスルーを発表した。「Endura Copper Barrier Seed IMS」と呼ばれるインテグレーテッド マテリアルズ ソリューション(IMS)は、7つの異なるプロセス技術(ALD、PVD、CVD、Cuリフロー、表面処理、インタフェースエンジニアリング、計測)を高真空下で1システムに統合している(図5)。コンフォーマルALDに代わって選択的ALDを採用したことで、ビアインタフェースに使われていた抵抗値の高いバリアをなくすことが可能となった。さらにCuリフロー技術により、狭い形状でもボイドフリーのギャップフィルが可能。ビアのコンタクトインタフェースにおける電気抵抗は最大50％低減し、半導体チップの性能と電力消費が改善される。

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  図5:新しいEndura Copper Barrier Seed IMSは、7つの異なるプロセス技術を高真空下で1システムに統合し、チップの性能と電力消費を改善

パターンばらつきをマテリアルズ エンジニアリングのイノベーションとDTCOで解決

EUVリソグラフィをマルチパターニング技術と組み合わせて線幅を狭める場合、微細化ノードが進むにつれ、パターンのばらつきが大きな問題となりつつある。パターンのエッジは直線的かつスムーズであることが望ましいが、実際にはラフネスや不均一性が増えているのだ。以前は形状のサイズがこれほど微細でなかったため、エッジラフネスが占める割合が小さく、この問題はさほど懸念されていなかった。しかし、EUVでスケーリングを進めるにつれて、パターン形状とエッジラフネスが同じくらいになり、その結果ストキャスティック(確率論的)欠陥が生じ、断線やショートを引き起こしている。

業界では従来マルチパターニングにおいて、スピンオン絶縁膜とファーネス(拡散炉)を用いてリソグラフィパターンをデバイス層に転写する方法をとってきた。我々はストキャスティック エラーを減らすため、スピンオン絶縁膜に代えて高品質のCVD材料を採用し、これをエッチング装置Sym3と協調最適化して、電子ビーム測定・検査装置PROVision でプロセスをモニターする手法を提案している。つまりCVDをエッチングチャンバにインテグレートしたのだ。ラフなパターン形状を持つウェハがチャンバに投入されると、これに薄いCVD材料の層を選択的に成膜する。その際に、広い開口部にはより多く、狭い開口部にはより少なく材料を堆積させるよう調整して、隣接する線間の距離を補正している。

成膜後は特殊な調整を施したエッチングモードにより、細かい形状については大きい形状より速くエッチングを進めることで、さらに差異を軽減する。このようにCVDをAMATの先進的なエッチング技術と協調して最適化することで、線をスムーズにならしてストキャスティック欠陥の多くを排除することができる。さらにこうした微細形状のサイズばらつきは、電子ビームを使って短時間で計測できる。この協調最適化ソリューションは形状サイズの局所的ばらつきを50％減らすことができるほか、ラインエッジラフネスは30％、回路の断線欠陥は100％近く低減して、堅実なデバイス歩留まりを保ちながらロジックスケーリングを継続することができる(図6)。

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  図6:AMATのCVDと先進的なエッチング技術を協調して共最適化することで、ストキャスティック欠陥の多くを排除できる。その結果、局所的CD均一性(LCDU)、ラインエッジラフネス(LER)、回路の断線欠陥が改善される

ロジックのロードマップ実現は、ロジック密度の継続的な改善による面積あたりコストの低減に依存している。しかし2Dでの微細化は減速しつつあり、難度も高まっている。ゲートとワイヤの距離をさらに縮める物理的な余地は減り続けており、距離が縮まるほど電気的な課題が深刻化する。ムーアの法則に沿った従来の2Dスケーリング(ピッチスケーリングあるいは内在的スケーリングと呼ばれる)は、過去数十年にわたって業界に貢献してきた。しかし将来に目を向けると、今後ピッチスケーリングは設計とテクノロジーの協調最適化(DTCO)に補完される度合いが増えそうだ(図7)。DTCOでは、2Dと3Dのロジック設計技法を巧みに使うことで、ピッチを据え置いたままロジック密度を高めることが可能になる。DTCOをベースとした将来有望な技術転換が、埋め込みパワーレール(buried power rail)と裏面電源供給ネットワークだ。この新しいアーキテクチャは、トランジスタセルへ電源の供給をする太いパワーラインをシリコンウェハの裏側ないしトランジスタの下側に配線するもので、2Dスケーリングを継続しつつ電圧ロスも減らすことができる。

AMATはメタル、分離絶縁膜、エッチング、CMPなどのプロセスノウハウを通じて、こうしたDTCO技術の実現を支援している。

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  図7:設計とテクノロジーの協調最適化(DTCO)は将来のスケーリングノードにおけるメリットの相当部分を担うと見られる

まとめ

AMATは半導体メーカーにとって「PPACtを可能にする企業」(PPACt enablement company)となることを目指している。ロジックのロードマップは過去数十年にわたり、ムーアの法則に沿った2Dスケーリングに支えられてきた。しかしムーアの法則の進展が鈍る中、業界はマテリアルズ エンジニアリングに基づく技術を組み合わせてこれを補い、3nmノードやそのはるか先のスケーリングを実現しようとしている。半導体メーカーはPPACtに向けた新しいプレイブックを取り入れ始めており、これがAMATにも成長機会を生み出している。ロジックが5nmから3nmに移行するにつれて、AMATの対象市場は25～30％伸びると予想している。

ロジックにおけるPPACtのスケーリング継続に向けた新しいプレイブックでは、もう1つ鍵となるものがある。ヘテロジニアス デザインと先進のパッケージングである。これらについては、また別の機会に取り上げることとしたい。

なお、この連載で紹介したイノベーションの詳細については、AMATのWebサイトにMaster Classのプレゼンテーション資料などとして掲載しているので、参照いただきたい。

この連載はApplied Materialsが発行している英文ブログをアプライド マテリアルズ ジャパンが翻訳したものを一部修正して掲載しております。