欧州のNano ICプロジェクト、imecの2nmプロセスでの試作向けPDKをリリース

これは従来の暫定PDKだったversion 0.5の更新版で、29個のSRAMメモリマクロのライブラリなど、いくつかの新機能が導入されており、設計者はフロントサイドとバックサイドの電源配線を備えたSoC設計を行うことができるようになるという。imecでは、設計オプションにSRAMマクロが追加されたことは、先端プロセスと将来プロセスに関する研究、学習、設計を可能にする重要なマイルストーンとなる説明している。

次世代のSoC設計の探求も可能に

半導体ロジックのプロセステクノロジーが2nmを超えて微細化されるようになるにつれて、新しいテクノロジー イネーブラーを備えた量産適用可能なSoCアーキテクチャを探索することの重要が高まっている。ロジック、メモリ、インターコネクト機能を1つのチップに統合したSoCは、スマートフォンやAIアクセラレータから車載コントローラまで、幅広いデジタルアプリケーションの基盤となっているが、初期段階のSoC設計検討は、電力供給ネットワーク(PDN)などの先進的または将来的な技術拡張ブースターを含む、包括的かつ現実的な設計キットへのアクセスが限られているため制約を受けることがある。このギャップにより、設計者がアーキテクチャの概念を検証したり、新しいテクノロジーを試したり、先端プロセスを用いて次世代のチップ設計者をトレーニングしたりすることは難しくなりつつある。

同P-PDKは、そうしたギャップを埋めることを目的としており、オプションとして用意された29個のSRAMマクロポートフォリオを含む、さまざまな新しい設計機能への即時アクセスを提供している。フロントサイドとバックサイドの電源配線は、P-PDKとして初めて提供され、設計者は現実的な高度な電源ネットワーク内でメモリ統合を実験し最適化することができるようになるため、SoCの構成要素と、それらの構成要素が現実的な電源ネットワーク内でどのように相互作用するかを検証することが可能となり、ユーザーは単純なロジック設計を超えて、次世代半導体設計の課題と機会を反映した完全なSoCシステムの調査および検証を行うことができるようになるという。

学習と探求の障壁を下げる欧州としての取り組み

NanoIC は、これらの高度な機能を学術研究者、新興企業、設計チームに無料で提供することで、イノベーションの障壁を引き下げ、次世代アプリケーションの開発を促進し、世界の半導体業界における欧州の地位強化を図ろうとしている。

imecの部門ディレクターであり、NanoICパイロットラインのワークパッケージリーダーであるマリー・ガルシア・バードン氏は「このN2 P-PDK v.1.0により、設計者は、ファウンドリ製品として提供される前に、新しい技術機能や統合オプションが設計に与える影響を評価できる。これは、技術のパスファインディングと実用的な設計実現を結び付ける独自の環境を提供し、デバイス研究におけるブレークスルーをシステムレベルの進歩に確実に結び付ける」と述べているほか、今後数年間でさらに高度なロジック、メモリ、相互接続PDKのリリースに向けた基盤となると説明している。

PDKの開発ロードマップには、N2 P-PDKの今後として、A14(いわゆる1.4nm)およびA7(同0.7nm)ロジックP-PDKのほか、eDRAMおよびSOTメモリPDK、高度な相互接続ソリューション(RDL、ハイブリッドボンディング、インターポーザー) が含まれており、次世代のチップテクノロジーの全領域にわたるイノベーションを促進することを目指すことが示されている。

2nm超デバイス試作用Fabの建設開始は2026年以降に後ろ倒し

欧州CHIPS法(米国の半導体製造支援補助金支給プログラムであるCHIPS法の欧州版)のビジョンに基づいて構築が進められる予定の2nm超の先端半導体試作ラインとなる「imec Fab4」は当初、2025年内の着工で、2027年に竣工の予定であったが、imec関係者によると、実際の着工は2026年に持ち越された模様である。

また、具体的な動きとしては、既存の300mm試作ラインのクリーンルームには、10年ほど前に将来の450mm時代に備えて拡張された空間があり、当面はここに、ASMLの先端リソグラフィ装置はじめ2nm超プロセス対応半導体製造装置を搬入して2nmプロセスでの試作を始めることになるという話もでているようである。