ラムリサーチ、先端パッケージング向けに60μm以上の膜形成可能な装置「VECTOR TEOS 3D」を発売

先端パッケージング向け成膜装置をLam Researchが発表

Lam Researchの日本法人であるラムリサーチが、先端パッケージング向け成膜装置「VECTOR TEOS 3D」を発表した。

「VECTOR TEOS 3D」の外観イメージ (提供:Lam Research)

AIを中心に半導体の高性能化ニーズは留まるところを知らず、プロセスの微細化の物理限界が見えてくる中で、さらなる高性能化を果たすためにチップレットをはじめとする複数の半導体チップを1パッケージに集積する先端パッケージング技術に注目が集まるようになってきている。

先端パッケージングを活用することで、メモリは3Dに積層されるようになり、ロジックは1つのパッケージ内にさまざまな機能を柔軟に搭載できるようになった。今後、ロジックも複数のダイを積層する3D IC化が進むことが見込まれている (提供:Lam Research)

60μm以上の厚い膜の形成を可能に

中でも異なる半導体のダイをウェハ上に接続するDie-to-Wafer(D2W)によるハイブリッドボンディングは、歩留まりの向上、さまざまなニーズへの柔軟な対応などのメリットから実用化が求められている。同社は、そうした先端パッケージング分野に向けた製造装置を成膜プロセスを中心に展開してきており、例えば深いTSVの加工を側壁の平滑性を維持しながら実現する「Syndion」や、酸化膜用ALD「Striker」などを提供してきた。今回発表されたVECTOR TEOS 3Dは、ヘテロジニアス実装による3D構造を実現することを目的として開発されたソリューションで、厚い膜を形成できる点が最大のポイントとなる。

Lam Researchでは15年にわたって先端パッケージ分野に製造装置を提供してきたという (提供:Lam Research)

厚い膜に対するニーズは、D2WやDie-to-Die(D2D)で高まりを見せている。というのも、従来の成膜プロセスでは、TEOSシリーズでは絶縁膜の形成だが、それ以外の膜も形成する必要があり、そうした膜を形成していくと膜応力が発生、熱処理プロセスも含めて、基板に反りが生じ、膜にボイド(空隙)やクラック(割れ)が生じるという課題があった。TEOS 3Dは、そうしたボイドやクラックを防ぐことを目的に60μm～100μmの膜厚を形成することを可能としたもの。併せて、基板の反りを防いだ把持を可能とするクランピング技術も開発し、平坦かつ厚いダイ間のギャップ埋め込み成膜を実現したとする。

技術レベルでも厚い膜の形成は求められており、例えばIntelが「Quasi-Monolithic-Chip(QMC)」と呼ぶリコンストラクティッドD2W接合では、ダイとダイの間の隙間を厚い酸化膜(SiO₂)で埋めることが求められている。

1年前から一部デバイスメーカーが先行して量産に適用

Lam Researchによると、TEOS 3Dはすでに先行する形で一部のロジックメーカーやメモリメーカーで1年前から量産適用済みで、実際にパラメーターのチューニングなども進められてきた結果、ボイドフリーやクラックフリーをうたえるだけの実力が確認されたとのことで、この度の正式な製品化リリースにつながったという。

実際に、同社内部の試験としてのギャップの埋め込みでも、ダイとダイの間を埋める基板を模したものに対して、深さ60μmでクラックフリー、ボイドフリーで埋め込めることを確認したとする。