韓Samsung Electronicsは10月7日、12層の3D-TSV(Through Silicon Via:シリコン貫通ビア)技術を開発したと発表した。

6万以上のTSVによって形成された孔を活用して12個のDRAMチップを垂直に積層した今回の成果は、パッケージ厚さが720μmで、従来の8層のHBM2と同じであるため、より大容量化を容易に図ることが可能になると同社では説明している。

  • 3D-TSV

    従来の8層3D-TSV構造と新開発の12層3D-TSV構造の比較(断面模式図) (出所:Samsung)

また、TSVによる積層技術は、従来のワイヤボンディングを用いた積層技術に比べ、チップ間のデータ伝送時間を短くできるため、伝送速度の向上や低消費電力化といったことも可能になるとのことで、同社ではすぐにでも24GBのHBMを生産することができるようになるとしている(従来の8層×8Gビットでは8GBのところ、16Gビット×12層で24GBが実現する)。

  • 3D-TSV

    ワイヤボンディング技術とTSV技術の比較 (出所:Samsung)

Samsung ElectronicsのTSP(Test&System Package)担当EVPを務めるHong-Joo Baek氏は、「HBM2のような高性能メモリの複雑さのすべてを解決できるパッケージング技術は、人工知能(AI)やHPCなどが活用される新たな時代における多様なアプリケーションに重要になってきている。ムーアの法則に基づくスケーリングが限界に達しつつある現在、3D-TSVテクノロジーの役割はさらに重要になると予想される。Samsungはこの先端チップパッケージングテクノロジーの最前線で勝負をしかけていく」とコメントしている。

なお、同社は、この12層3D-TSV技術を活用することで、急拡大するHBMソリューション市場の需要に応えていくことで、プレミアム半導体市場でのリーダーシップのポジションを固めていくとしている。また、2019年12月に米国で開催されるIEEE主催の「IEDM(電子デバイス国際会議)」にて、同社のKyomin Sohn氏が「3D-Stacked DRAM Technology and Function-in-Memory Solution」と題した講演を行うことが予定されているため、そこで今回の技術についての説明などが行われる可能性があるだろう。