ARM TechCon 2016 - Samsungが開発を進める10nmの現状と7nmの見通し

さて、ここからがその10nmに関する話である。先のプレスリリースにもあったように、すでに10LPEそのものの量産技術は確立しており、最初の製品のテープアウトも終わり、年内には量産に入る(Photo05)。これに続くのが10LPPで、2018年の量産には最適というあたりは、おそらく2017年後半に最初の製品がテープアウトし、2017年中に量産に入るという感じであろうか。最近の先端プロセスの場合、性能を決めるのがトランジスタそのものから配線層に移りつつある(配線層の寄生容量が性能向上を妨げる)。抜本的な解決はそれこそCNTとかになるのかもしれないが、とりあえずは新しいlow-k材料で誘電率を下げて、寄生容量を減らした結果10%ほどの性能改善が可能になった、というあたりだろうか。すでに10LPEの時点で14LPPより10%ほど性能が改善しているから、あわせれば20%ほどの性能改善になるという計算だ。

Photo06がタイムラインであるが、10LPPのPDKや主要なライブラリ、開発ツール、IPなどが年内～来年初頭までに揃う予定で、年内からはリスク生産も開始される。Photo07がPDKの中身であるが、基本すべてが揃っているとする。ちなみにこのロードマップはCadenceのセッションでのものだが、Synopsysのセッションでのロードマップ(Photo07)も同じとなっている。

Photo09がIPの状況であるが、10LPPはライブラリとIPのみ若干遅れるが、それでも2017年第1四半期には全部揃う形だ。IPに関しても、とりあえず普通に必要とされるものは大体揃っている感がある。あとはARMがPOP IPやArtisanを提供すれば出来上がりという話であろうし、今回のCadenceやSynopsysの講演は、こうしたPOP IPの開発にも多少なりとも関係しているであろうとは想像される。

Synopsys/Cadenceのツールを使ってのインプリメントの話は割愛するが、それぞれのツールを利用してCortex-A53をインプリメントした結果だけご紹介する。Synopsysの場合であるが、設計目標1.4GHzに対して、頑張って1.52GHzを実現しており、この際のStatic Power(リーク電流に起因する分)は30mWとなっている(Photo10)。

一方Cadanceの方はもう少し細かく結果が出ており、14LPPで1.4GHzだったコアを10LPPでは1.5GHz駆動でSign Offできている(Photo11)。エリアサイズはシングルコアで0.275平方mm、クアッドコアで2.23平方mm程度となっている(Photo12)。

消費電力については、クアッドコアのものだけが出ているが(Photo13)、4コアフルに使った場合で1.4Wほどで、スマートフォンのPower Enverope(消費電力の枠)にあわせたものになっている。どちらもまだシミュレーション上での話で実際のコアではないが、少なくともCadence/Synopsys共にデザインフローを問題なく構築できるとしており、来年初頭にまず10LPEを使ったコア(Snapdragon 835が最初のものかもしれない)がまず出荷され、2017年末～2018年に掛けては10LPPを使った製品が大量に出てきそうという予測が出来る内容であった。