2025 IEEE Symposium on VLSI Technology & Circuitsプレビュー(6) バイオメディカル回路およびデジタル回路の注目論文

今回は回路設計分野における注目論文の最後として、バイオメディカル回路(北京大学、imec)、ニューラルビデオプロセッサ(KAIST)、デジタル回路(NVIDIA、米ミシガン大学)に関する論文を紹介する。

バイオメディカル回路分野の注目論文

PANDA: A 3.178 TOPS/W Reconfigurable Seizure Prediction And Detection Neural Network Accelerator for Epilepsy Monitoring(てんかん発作の検知と予測に向けた再構成可能な3.178TOPS/Wのニューラルネットワークアクセラレータ) (論文番号:C21-1)

北京大学、南方医科大学、南方科技大学のグループは「PANDA」と呼称するてんかん発作の検知と予測に向けた再構成可能なニューラルネットワークアクセラレータを報告する予定である。

今まで、てんかん発作の連続・長期モニタリングには精度、患者個人へのカスタマイズ性、電力効率の観点で課題があったが、研究グループは、時間的なニューラルネットワークの分割と統計情報を利用したデータフローにより検知/予測演算の効率化を図り、てんかん発作に対し99％の感度と1時間あたり0.43回の誤検出率を3.178TOPS/Wの効率で達成したという。

(上)提案する演算方式、(下)チップ写真 (出所:VLSIシンポジウム委員会、以下すべてのスライド同様)

An Active Silicon Perforated MEA for Seamless 3D Organoid Interfacing with Low-Noise, Scalable Multimodal Electrophysiology(3次元オルガノイドとのシームレスなインタフェース実現のための低ノイズ・拡張可能なマルチモーダル電気生理計測用アクティブ多点電極チップ) (論文番号:C24-1)

細胞活動の多角的イメージ・計測技術として多点電極アレイ(MEA)が利用されるが、CMOS集積による高性能化とオルガノイド対応に対する期待が高まりつつある。

こうしたニーズに応えることを目的にimecおよびKU Leuven(ルーベン・カトリック大学)の研究グループは、低ノイズで高解像度の記録、刺激、電気化学インピーダンス分析(EIS)を可能とするCMOS回路を集積した、3次元オルガノイドとのインタフェース用アクティブシリコン多点電極アレイ(MEA)を開発したことを報告する予定である。

このMEAは256個の多点電極メッシュとマルチプレクサを用いた多重動作を特徴とし、低い入力参照ノイズ(9.1±1.5μVrms、300Hz～10kHz)と低電力(一点あたり11.3μW)を実現したという。心筋細胞を用いたin vitro検証では、高精度神経電位計測、ネットワーク伝搬マッピング、および電圧刺激による細胞電位記録に成功したとのことで、この多点電極アレイチップについて、オンチップ臓器研究の発展に有効な機能と拡張性を提供するものとなるとimecでは主張している。

(上)4段重ねの3D CMOS多点電極アレイ(MEA)システムの概念図。(下)(a)チップ写真、(b)電極アレイ上の培養心筋細胞、(c)完成形態のMEAチップ表面のSEM像

デバイス/アクセラレータ分野の注目論文

NuVPU: A 4.8～9.6 mJ/frame Progressive NTT-based Unified Video Processor for Stable Video Streaming and Processing with Neural Video Codec(ニューラルビデオコーデックに対応した安定映像配信・処理のための4.8〜9.6mJ/フレーム・逐次数論変換(NTT)ベースの統合型ビデオプロセッサ) (論文番号:C10-2)

Neural Video Codec(NVC)は従来のコーデックを上回る圧縮効率を持つが、ポスト処理の計算負荷が全体の90％以上を占め、実用化には高効率なアクセラレータが必要となっていた。この課題を受けて、韓KAISTの研究グループは、ニューラルビデオコーデック(NVC)のストリーミングおよびポストプロセシングの両方を加速可能な統合型ニューラルビデオプロセッサ「NuVPU」を発表することを予定している。

NuVPUは、最大36.9TOPS/Wの性能を達成し、従来手法に対して最大9.2倍の優位性を示しているという。また、Selective Convolution-mode Neural Engine(SCNE)とProgressive NTT Unit(PNTU)により、計算ドメインを動的に切り替え、論理およびメモリのオーバーヘッドを最大80％削減し、スループットを最大3.35倍に向上している。ここで使用されるNTT(数論変換)は、整数演算ベースの離散フーリエ変換であり、ハードウェア実装において高効率な畳み込み計算を実現するものだという。

数論変換(NTT)ベースのアクセラレーションにより、シームレスな4Kニューラルビデオのストリーミングおよびポストプロセシングを実現するNuVPUチップ

デジタル回路の注目論文

A 77 fJ/bit 8 Gbps Low-Latency Self-Timed Die-to-Die Link for 2.5D and 3D Interconnect in 3nm(3nmプロセスにおける2.5Dおよび3Dインターコネクションのための77fJ/bit 8Gbpsの低遅延・自己同期型ダイtoダイ通信) (論文番号:C7-3)

リンクピッチの超高密度化が必要な先端プロセスで実現される2.5D/3D積層ダイ間にはシンプルな構造の高速チップ間リンクが必要である。それを踏まえ、NVIDIAの研究グループは、2.5Dや3D積層チップ間向けの自己同期型シリアルリンク回路について報告する予定である。

同システムは標準的デジタル供給電源下で動く自律同期型クロックを使って実現された積層チップ間インターコネクトであり、リンク性能は1ピンあたり8Gbpsで1サイクルの遅延となっている。3nmプロセスで開発された試作チップでは、エネルギー効率は77fJ/bで、面積効率44Tbps/mm²を達成したという。

(上)2.5Dおよび3D実装の断面構造、(下)従来方式と提案方式の比較

A 0.71nJ, 1.53GS/s Throughput 256-FFT using Floating Point Analog Computation(浮動小数アナログ演算を用いた0.71nJ 1.53GS/sの256点FFTエンジン) (論文番号:C23-1)

FFT処理は多くのアプリケーションに使われているが、デジタル処理では、消費電力とスループットがトレードオフの関係になること、ならびにデジタル回路では固定小数点演算が使われることが多くFFTのダイナミックレンジを制限する要因となるという課題があった。これに対してミシガン大学の研究グループは、アナログ浮動小数点演算を用いた256点のFFTエンジンを提案する。

提案手法では、浮動小数の仮数を電圧とパルス幅の両方で、指数をデジタル4ビットでエンコードする。22nm CMOSプロセスで実装した場合、0.71nJ/FFTという低エネルギーと1.53GS/sという高いスループットを実現したという。