2025 IEEE Symposium on VLSI Technology & Circuitsプレビュー(5) イメージセンサ、クロック回路、メモリ分野における注目論文

前回は、VLSIシンポジウム2025における回路設計分野の注目論文として、無線通信、トランスミッタ、データコンバータの紹介を行ったが、今回はイメージセンサ(ソニー、キヤノン)、ヘテロジニアスSoC(カリフォルニア大学)、クロック逓倍回路(アイルランド国立大学)、SRAM(TSMC)に関する論文を紹介する。

イメージセンサの注目論文

A 25M points/s Back-Illuminated Stacked SPAD Direct Time-of-Flight Depth Sensor with Equivalent Time Sampling for Automotive LiDAR(25M 点/秒で測距可能な車載LiDAR向け裏面照射積層型SPAD直接ToF方式距離センサ) (論文番号:C27-2)

ソニーセミコンダクタソリューションズの研究グループは、ヒストグラム蓄積、信号処理、データ出力のパイプライン化とチップ内距離情報抽出処理による出力データ量の削減により、25M点/秒の測距を実現したことを報告する。

この実現により、自動運転レベル3以上に必要なLiDAR性能である視野角水平120°/垂直26°、角度分解能0.05°とフレームレート20fpsを両立した測距を実現したという。また、多相クロックを用いた等価時間サンプリング方式を活用することにより、データ量を増加させずに測距分解能を向上し、250mの距離にある25cmの物体検知や、300mまでの測距レンジにおいて最大17cmの測距誤差を実現したとしている。

実現したセンサシステムによる撮像・計測データ例 (出所:VLSIシンポジウム委員会、以下すべてのスライド同様)

2/3-inch 2.1Megapixel SPAD Image Sensor with 156dB Single-Shot Dynamic Range and LED Flicker Mitigation based on Weighted Photon Counting Technique(重み付けフォトンカウント技術による156dB単露光ダイナミックレンジとLEDフリッカー低減機能を備えた2/3インチ2.1MピクセルSPADイメージセンサ) (論文番号:C27-1)

キヤノンの研究グループは自動車用途向けのSPADイメージセンサを発表する。新たな重み付けフォトンカウント技術を提案し、LEDフリッカー低減機能とシームレスなグローバルシャッター機能を搭載しながら、156dBのダイナミックレンジを達成したという。さらに、ノイズレス読み出し動作により、0.1ルクス未満の低照度環境でも画像の撮影が可能となることを実証したとしている。

(左)重み付けフォトンカウント技術(WPC)の動作原理、(右)HDR画像とその光強度分布

プロセッサ/SoCの注目論文

MAVERIC: A 16nm 72 FPS, 10 mJ/frame Heterogeneous Robotics SoC with 4 Cores and 13 INT8/FP32 Accelerators(16nmプロセスによる4コア・13個のINT8/FP32アクセラレータを備えた72FPS,10mJ/frameロボティクス向けヘテロジニアスSoC) (論文番号:C10-5)

3次元再構成を用いるロボティクス向けアプリケーションでは認識タスクにおいて深さ推定(DE)や自己位置推定・同時マッピング(SLAM)のために高い計算性能が必要になる。

カリフォルニア大学バークレー校の研究者らは、4個のCPUコアと13個のINT8/FP32のアクセラレータユニットを有する、機械学習やロボティクス向けのヘテロジニアスSoC(MAVERIC)に関する研究成果を報告する予定である。MAVERICは最高1GHz動作にて8TOPS/Wのピークエネルギー効率を実現したほか、ループ閉じ込みに対応し、DEとSLAMのエンドツーエンド動作にて10mJ/frame、72FPSの性能を実証したという。

(上)MAVERICのアーキテクチャ概略。8個のINT8 MLアクセラレータ、 5個のFP32線形代数アクセラレータ、4個のRISC-V CPUと各サブブロックをつなぐ 3階層のNoCからなる。(b)チップ写真およびSLAM動作例を含む性能概略

クロック回路の注目論文

A 24.5-to-45.2-GHz Dual-Injection Clock Multiplier with Folded-Inductor-Based Magnetic-Flux Cancellation Achieving 32.83-fsrms Jitter and 0.037-mm2 Core Area(0.037-mm2で32.83-fsrmsのジッタを達成し、24.5～45.2-GHzを出力する磁束キャンセルを用いた注入同期型クロック逓倍回路) (論文番号:C19-1)

無線通信(5G NR FR2)や有線通信(224Gb/s,448Gb/s)では、面積が小さく、広い出力クロック周波数範囲と50fs以下のRMSジッタを実現可能なミリ波帯域のクロック逓倍回路が必要になっている。

そこで、アイルランド国立大学ダブリン校の研究グループは、広い周波数調整範囲と低いジッタを達成する注入同期型クロック逓倍回路(ILCM)を報告することを予定している。

ミリ波帯域において周波数調整範囲の拡張と位相ノイズの低減を両立させるために、2つのモードを持つLC直列リングオシレータと2逓倍回路を協調設計し、広いループ帯域幅を実現するために差動信号を注入。提案されている回路は28nm CMOSにおいて0.037mm²の面積で実現され、出力クロックの周波数範囲24.5～45.23GHzで、39.5GHzにおいて32.83fsのRMSジッタを達成したとしている。

大面積のトランスを用いる広帯域の注入同期型周波数逓倍回路の先行研究。1信号を注入される注入同期型リングオシレータの先行研究、提案された2信号を注入される注入同期型クロック逓倍回路のコンセプト

メモリ技術の注目論文

A 3nm FinFET 563 kbit 35.5 Mbit/mm2 Dual-Rail SRAM with 3.89 pJ/access High Energy Efficient and 27.5 uW/Mbit 1-cycle Latency Low-Leakage Mode(3nm FinFET技術による、デュアルレール電圧・エネルギー効率3.89pJ/アクセス・27.5μW/Mbitの1サイクル遅延低リークモードを備えた563kbit・35.5Mbit/mm² SRAM) (論文番号:C4-1)

モバイル用途向けSRAMでは電池の持ち時間向上のために性能と消費電力の両立が大きな課題となっていたが、この課題に対し、TSMCの研究グループはeXtended Dual Rail(XDR)アーキテクチャと2つの主要な技術を用いたモバイル用途向け高密度(HD)6T SRAMを発表することを予定している。

主要な技術の1つは、Delaying-Write-WL(DeWL)技術で、セルと書き込みドライバ(WDRV)間の書き込み時の電圧競合問題を解決し、書き込み電力を低減することを可能とする。また、もう1つの技術である1サイクル遅延低リークモード(1-CLM)を導入することで、非動作(NOPサイクル)時にビットラインプリチャージをオフにすることで待機電力を削減することを可能としたとする。この結果、3nm FinFETのテストチップでは、アクティブ時のエネルギーを17％、スタンバイ時のリーク電流を10％削減できることを実証したとしている。

XDRアーキテクチャと2つの技術を組み合わせた高密度6T SRAMの概要

電力制御技術の注目論文

A 0.087 fs FOM Current-mirror-based Analog-assisted Digital LDO with VO Ripple Optimization(高速応答・VO(出力電圧)リップルを実現したカレントミラーベースアナログ補助型ディジタル低ドロップアウトレギュレータ(LDO)) (論文番号:C18-1)

韓国の西江大学(Sagang University)の研究グループは、高速な過渡応答と小さな出力電圧(VO)リップルを実現したカレントミラー・ベースのアナログアシストデジタルLDOを報告する。

負荷電流200mA時のVOリップルは1mV以下で、28nm CMOSプロセスで製造された提案回路は、低入力電圧デジタルLDOの中で0.087fsという優れた性能指標を示したという。