2025年12月6〜10日にかけて米国サンフランシスコで開催される半導体の国際会議「IEDM 2025」では、基調講演や招待講演のほか、採択された295件の一般講演が行われる。主催者は、その中から16件をもっとも注目される講演として選出し、その内容をメディア向けに事前公開しているので、今回はその中から先端ロジック技術とメモリ技術の注目講演の内容を紹介したい。

最先端CMOSロジック分野

最先端CMOSロジック分野では、ベルギーimecおよび台TSMCからの次世代CMOSロジックであるCFETに関する2件の講演が選出されている。

imecによるハイブリッドチャネル・モノリシックCFET製作プロセス

Paper #2.2, “Hybrid Channel Monolithic-CFET with Si (110) pMOS & (100) nMOS(Si(100)pMOSと(100)nMOSで構成されたハイブリッドチャネル・モノリシックCFET)” A. Vandooren et al, imec

imecの研究者らは、層間転写技術により実現した単一フィルム埋め込み中間誘電体絶縁体(eMDI)を用いて、(110)Si pチャネルMOSトランジスタと(100)Si nチャネルMOSトランジスタを集積したモノリシックCFET(mCFET:モノリシック相補型電界効果トランジスタ)プロセスについて発表する。

この新たなCFET集積技術は、エピタキシャル積層構造の層数を削減し、MDI形成に伴うSiGe犠牲層エッチングの問題を回避できるほか、上部デバイスと下部デバイスで異なるチャネル材料を採用し、キャリア移動度を独立して最大化することが可能となる特徴を持つとする。また、これらの新機能は、置換型MDI(rMDI)集積と比較して最小限の修正とプロセス複雑性の低減で、あらゆるmCFETベースラインに集積できるともしている。

  • ボンディング絶縁体として埋め込まれたMDIを用いた層転写フローの概略図

    ボンディング絶縁体として埋め込まれたMDIを用いた層転写フローの概略図 (提供:IEDM/IEEE、以下すべて同様)

  • ゲート長18nmにおけるeMDIトップ(100)Si PMOSおよびトップ(100)Si NMOSのI-V曲線

    ゲート長18nmにおけるeMDIトップ(100)Si PMOSおよびトップ(100)Si NMOSのI-V曲線

  • 対応する最終デバイスのTEM断面

    対応する最終デバイスのTEM断面

  • 層転移による影響を示さないeMDI(100)SiトップPMOSとナノシートPMOSデバイスのI-V曲線の比較

    層転移による影響を示さないeMDI(100)SiトップPMOSとナノシートPMOSデバイスのI-V曲線の比較

TSMCによるCFETベースのCMOSリング発振器とSRAMのデモ

Paper #2.5, “First Demonstration of CFET Ring Oscillator and SRAM Bit-Cell Functionality at Gate Pitch Smaller Than 48 nm for Future Logic and SRAM Technology(将来のロジックおよびSRAM技術に向けた48nm未満のゲートピッチでのCFETリング発振器とSRAMビットセル機能のデモンストレーション)” S. Liao, TSMC

TSMCはIEDM 2025にて2つの重要なマイルストーンとして、世界初とする完全な機能を備えた101段3Dモノリシック相補型電界効果トランジスタ(CFET)リング発振器(RO)、および高密度設計と高電流設計の両方で提供される世界最小級の6T SRAMビットセルを発表する。同社は前回のIEDM 2024にてCFETインバータの試作を発表しており、今回はさらに一歩進んだ回路のデモに成功したことを披露する。

従来のナノシートベースのモノリシックCFETプロセスアーキテクチャを基盤とし、研究者らはゲートピッチを48nm以下にさらに縮小する新規集積技術、隣接FET間のナノシートカットアイソレーション(NCI)、6T SRAMビットセル内クロス結合インバータ向けバット接合(BCT)配線を導入した。電気的特性評価では2種類のリング発振器レイアウトを比較し、6Tビットセルが性能および堅牢なSRAMデバイス指標に与える影響を明らかにした。これらの進歩は、デバイスレベルの最適化から回路レベルの集積へと移行するCFET開発における重要な転換点を示しているとする。

  • CFETベースのリングオシレーター(RO)の回路図と透過型電子顕微鏡(TEM)画像

    CFETベースのリングオシレーター(RO)の回路図と透過型電子顕微鏡(TEM)画像。ROは100段のインバータチェーン、イネーブルNANDゲート、多段周波数分周器、バッファや出力ドライバなどの補助部品で構成される

  • 0.3Vから1Vまでの異なるVDDレベルにおけるCFET HD 6T SRAMビットセルの測定バタフライ曲線

    0.3Vから1Vまでの異なるVDDレベルにおけるCFET HD 6T SRAMビットセルの測定バタフライ曲線

先端CMOSロジックセッションでは、このほか米IBM Researchと研究パートナーの韓Samsung Electronicsがオングストロームノード時代に向け、ナノシートFETでロジックセルの高さを100nm以下に抑えたライブラリを共同で開発した成果を発表する。

メモリ技術分野の注目講演

メモリ技術分野では、キオクシアとimecの3D DRAMに関する発表が注目講演に選ばれた。

キオクシアの3D DRAM向け酸化物半導体チャネルトランジスタ

Paper #29.1, “Highly Stackable Oxide-Semiconductor Channel Transistor Technology for Future High-Density and Low-Power 3D DRAM(将来の高密度・低消費電力3D DRAM向け多層積層可能な酸化物半導体トランジスタ)” M. Okajima et al, Kioxia

キオクシアの研究者らは、3D DRAM技術における垂直ピッチスケーリングの改善を目的として、チャネルサイドWLと垂直BLアーキテクチャに置換型InGaZnOを用いた、積層性に優れ超低リークの3D酸化物半導体チャネルトランジスタDRAM(OCTRAM)について発表する。

このアプローチは、3D NAND技術に成熟した酸化物/窒化物スタックと置換チャネルを用いることで、プロセスコストを削減し、多層互換性を向上させることで、コスト効率の高いビットスケーリングを実現する。これらのプロトタイプトランジスタは、垂直ピッチ60nmにおいて、+30μA/セルの高いオン電流、1aA/セル未満のオフ電流、そして1013を超える優れたオンオフ比を実現し、バイアス温度不安定性(BTI)は無視できるレベルである。8層積層セルトランジスタは、全層にわたって優れた伝達特性を示すことに成功しており、将来の高密度・低消費電力3D DRAMアプリケーションへの有望な候補となっている。

  • 提案されている3D酸化物半導体チャネルトランジスタRAM(OCTRAM)セル構造

    提案されている3D酸化物半導体チャネルトランジスタRAM(OCTRAM)セル構造

  • 2T1C構造を用いた置換型3Dセルトランジスタのオフ状態リーク電流の測定結果

    2T1C構造を用いた置換型3Dセルトランジスタのオフ状態リーク電流の測定結果

  • 3D OCTRAMセルトランジスタ

    3D OCTRAMセルトランジスタ(左)とそのInGaZnOチャネルトランジスタ(右)を搭載した8層テストビークルの断面TEM像

imecによる3D DRAMにおけるフローティングボディ効果のはじめての評価

Paper #40.3, “First Systematic Characterization of Floating Body Effects in GAA Nanosheet 3D DRAM Access Transistors(GAAナノシート3D DRAMアクセストランジスタのフローティングボディ効果の初めてのシステマティックな評価)” D. Garbin, et al, imec

DRAMのスケーリングがSiベースの選択トランジスタを用いた高密度3Dアーキテクチャへと進むにつれ、フローティングボディ効果(FBE)による過渡リーク電流とリテンションリスクに起因する信頼性への懸念が高まっている。imecの研究者らは、大規模アレイによって実現されたナノシート・ゲート・オールアラウンド(GAA)ナノシート3D DRAMアクセストランジスタにおけるフローティングボディ誘起バイポーラ電流(FBC)の初めての実験的抽出について発表する。

この研究では、準静的リーク電流が異なる2つのデバイス集団における孤立した過渡バイポーラ電流を解析し、TCADシミュレーションによって、FBCの振幅がプリチャージ時間とリーク電流に比例することを実証した。外挿により、最適化されたデバイスでは目標のオフ電流レベルでFBEを抑制できることが示唆され、将来の3D DRAM統合に向けた信頼性の指針となると主張している。

  • フローティングボディ電荷のないオフ状態のGAAトランジスタの模式バンド図

    (a)フローティングボディ電荷のないオフ状態のGAAトランジスタの模式バンド図。チャネル障壁が高く、寄生BJT伝導が抑制されている。(b)フローティングボディにホールが蓄積するとボディ電位が上昇し、チャネルバリアが低下して寄生BJT導通が可能になり、ビットラインスイッチング時に過渡FBC電流が発生する

  • アレイにおけるフローティングボディ効果の特性評価に使用されるAC波形

    アレイにおけるフローティングボディ効果の特性評価に使用されるAC波形。これらの波形は、DRAMアレイ内のセレクタデバイスの動作条件を模倣している。可変プリチャージ時間の初期プリチャージフェーズは、BTBTを介してフローティングボディにホールを蓄積することを目的としている。過渡FBC電流は、可変スイッチング時間TFの後続BLスイッチフェーズで測定される

  • ブリッジに沿ったTEM画像

    ブリッジに沿ったTEM画像(Cut1)は、レベル間の効果的な分離を備えた、連続した水平WLを持つGAAトランジスタアレイを示している。WLに垂直に撮影されたTEM画像(Cut2)は、BLとゲート間の短絡がなく、VBLが形成されていることを示している。SSRMマップは、ソース/ドレインおよびBLコンタクトの形成が正常に行われていることを示している

(次回に続く)