キオクシアが挑むAIデータセンター時代に求められるNANDとSSDの高性能化

キオクシアは9月2日、日本のメディア向けに8月に米国で開催されたメモリとストレージに関する世界最大級のイベント「FMS(the Future of Memory and Storage) 2025」で公開した技術は製品に関する説明会を開催。AIアプリケーションの進化に求められるフラッシュメモリの技術方向性などについての説明を行った。

NANDフラッシュの技術説明を行ったキオクシアのメモリ事業部メモリ応用技術統括部技術統括部長である松寺克樹氏(左)と、エンタープライズSSDの動向についての説明を行った同 SSD事業部 SSD応用技術技師長の福田浩一氏(右)

次々と新たなニーズを取り込み市場を拡大してきたNAND

もともとNANDは同社の前身である東芝時代に後にフラッシュメモリの父と呼ばれるようになる舛岡富士雄氏が切り開いた。登場当初の用途はUSBメモリやデジタルカメラやデジタルオーディオプレイヤー、携帯電話などのようなコンシューマ機器向け各種記録媒体で活用されてきたが、その後、スマートフォン(スマホ)やPCのストレージ用途としての活用が進み、現在ではデータセンターの大容量HDDの置き換えなども進み、その市場を拡大させてきている。

特に、生成AIに突入し、膨大なデータが生み出されるようになってきた現在、そうした新たな領域での活用がNANDの使い方を変えていきつつある。例えば、AIの学習や推論には、高性能かつ大容量ながら低消費電力であることが求められる。

キオクシアのメモリ事業部メモリ応用技術統括部技術統括部長である松寺克樹氏も、「我々のフラッシュメモリに対する要求は高度なものになっている」と、そうした取り巻く状況の変化を説明するが、特に生み出される膨大なデータが処理されるデータセンター向けとなるエンタープライズSSDが大きく市場が拡大する好機となっており、そうした分野からのニーズへの対応が今後の成長の鍵を握るとする。

データセンターにおけるAIのワークフローは大きく分けて、「学習」、「推論」、「グラウンディング/RAG」、そして「データ取り込み」の4つ。それぞれの用途に応じたサブシステムを活用する形で処理が行われるが、SSDについても各用途ごとに異なるニーズがあり、「1つのSSDですべてを満たせるわけではない」とする。

データセンターにおけるAIワークフローとフラッシュメモリの関係性のイメージ

例えば学習においては、膨大なデータを保持するための大容量化、その一方でAIデータセンター全体の課題となる消費電力の低減もニーズがあり、容量は増えても消費電力が増えないことが求められる。消費電力を下げるためには、データの処理の効率を上げる必要がある。そのためSSDにもレイテンシを抑えることが求められる。こうしたニーズに同社ではデータセンタークラスSSDとして「CD9P」を提供している。推論についても、応答性が重視されるため、低レイテンシが求められているとする。

AI学習/推論にも活用可能なエンタープライズSSD「CD9P」

一方、グラウンディング/RAGについては、準備したデータを低レイテンシで提供する必要があり、そのためには高いIOPS性能が求められるとしており、そうした高IOPSニーズに対応するSSDとして「CM9」をラインアップしているとする。

キオクシアSSDのスケルトンモデル。コントローラICのKIOXIAのロゴの下によく見るとMarvellの文字も見える。これはMarvellからIPをライセンスしてもらって、キオクシアが自社で開発したためだという

3D NANDの構造を理解する

こうした大容量、低レイテンシ、高IOPSを実現する3D NANDフラッシュメモリ技術の根幹が同社の「BiCS FLASH」となる。

BiCS FLASHそのものは2007年に発表された3次元化技術で、従来の横方向にメモリセルを増やしていた2次元フラッシュメモリの発想から、メモリセルの上にさらにメモリセルを載せることで面積当たりの容量を増やそうというもの。その基本構造は、各層ごとに積層したワード線、選択ゲート、ビット線、そして筒状のメモリホールの中に形成されたメモリセルという組み合わせとなる。

3D NAND(BiCS FLASH)の構造イメージ

データの0もしくは1の状態はメモリセル内の電荷の有無で判断される。具体的には、例えば、データを読みだそうとする場合は、選択ゲートとワード線を活性化して、メモリセルに電流を流して、流れる場合と流れない場合で判断が行われる。この際の消費電力の大小はビット線とワード線の充放電時間の長さで決まるという。つまり、充放電時間が短ければ高い性能となる。このように、NANDの性能と電力効率はビット線の長さ(充放電時間)、ワード線のキャパシタンス(電気的容量)、そして各メモリセルの電流の3つがキーファクターになるとする。

半導体ビジネスの基本はダイ(チップ)サイズを小さくして、取れ数を増やして、大量に売るというものである。3D NANDでもその基本は変わらず、チップサイズを減らすためにはワード線の層数を増やす一方で、横方向のビット線を縮めることで面積を削減をしつつ、層数を増やすことで性能と電力の改善にス投げるというものとなる。

ただし、難しいのは多層化を進めるとビット線が短くなる一方で層数が増えると、ワード線とメモリホール間のキャパシタンスが増加してしまう問題が生じるほか、層数が増加してメモリホールのアスペクト比も高まることでメモリセルに電流を流しにくくなるという課題が生じることとなる。「初期のころは層数を増やすことで性能が上がっていったが、ある程度の層数に到達すると性能は頭打ちになり、悪化していく」(同)という。

層数の増加で容量は増えるが、併せて性能が向上するとは必ずしも限らない

そのため同社でも新たな技術を導入することで層数が増加しても性能が低下しないことを目指して進化を続けてきた。

例えば同社の商用最新世代となる第8世代(BiCS 8)で投入された技術に「もともとはチップサイズを小さくするための技術として導入」(同)が図られた「CBA(CMOS directly Bonded to Array)」と「OPS(On Pitch SGD)」というものがある。

第8世代BiCS FLASHのウェハ

従来、BiCS FLASHは情報を記録するメモリセルアレイと、メモリセルアレイを電気的に駆動させるCMOS回路を1枚のシリコンウェハ上に作製していた。しかし、CMOS回路とメモリセルアレイでは最適なプロセス条件が異なっており、NANDとしての性能向上に限界があったという。そこで、CBAとして、CMOS回路とメモリセルアレイを別々のウェハで作製し、最後に貼り合わせることで、それぞれの最適なプロセス条件で高い性能を実現することを可能とした。特にCMOS回路があると無理であったメモリセルに最適な熱プロセスを適用できるようになり、これによりメモリセルに流せる電流が改善されたほか、ワード線にかける電圧も下げることができるようになり、性能向上を果たすことができるようになったとする。

一方のOPSは、従来のBiCS FLASHでは、ワード線・ビット線・選択ゲートへ印加する電圧を組み合わせることで、電気的にアクセスするメモリセルを選択していたが、各選択ゲートは絶縁体(選択ゲート分離体)により電気的に絶縁する必要があり、それをメモリ機能を持たせないダミーのメモリストリングス(メモリホール)に重ねて配置していたものを、メモリ機能を持つメモリストリング同士の間に配置して、ダミーのメモリホールをなくすことでメモリ密度を向上させようというもの。「ダミーのメモリホールは冗長部分であり、これをなくしてブロックサイズを小さくすることで、ビット線を縮めることに成功。かつダミーのメモリホールが減るため、ワード線とメモリホール間のキャパシタンスが減るため、電力を下げることもできるようになった」(同)とする。

「BiCS 8から導入されたこれらの技術により、ダイサイズを削減すると同時に性能、電力効率の改善を実現。その結果、BiCS 8はBiCS 6(第6世代)比で層数を50％以上増やしつつも、電力効率の向上も達成した」(同)という。

CBAとOPSのイメージ。OPSは選択ゲートが形成されていない状態で高精度に形成。メモリホールのうちの1つをオンオフのスイッチとして機能させる技術だが、バッファを持たせずに形成すると、ホールの形状が半円になったりすることがあり、そこの部分の性能もしっかりと出せるプロセスを構築したことが技術的な重要部分だという

第9世代、第10世代、そしてその先へ

キオクシアはFMS 2025に先駆けて7月25日に第9世代 BiCS FLASH技術を採用した512GビットTLC製品のサンプル出荷を開始したことを発表したが、同時に第10世代も並行して開発していることも明らかにした。

第9世代と第10世代の違いは、第9世代が第8世代のメモリホール向け製造装置などを流用しながらCBAを活用し、層数を増加(230層)させることでコストを抑えながら性能を向上させることを目的としたもの。一方の第10世代は第8世代比で1.5倍の層数(218層→332層)ながら、第9世代とほぼ同等の性能を新規製造装置を活用して実現することを目指したものとなる。「第10世代では、第8世代比でリードが10％以上、ライトを25％以上改善、電力効率はリード、ライトともに15％以上の改善を目指している」(同)とのことで、すでに第9世代、第10世代ともに1TビットTLCの開発が進められており、第8世代比で転送速度は33％増の4.8Gbps、リード性能は10％以上、ライト性能は15％以上、そして電力効率(リード/ライト時のデータ転送効率)は15％以上の達成を狙っているという。

第9世代と第10世代BiCS FLASHの性能指標

なお、同氏は、「NANDの技術的優位性は、どれだけ層数を積んだことと見られていたが、本当の技術的優位性は層数を積み上げつつ、性能と電力効率を上げることだと考えており、キオクシアとしても層数を増やすだけでなく、密度を上げるのと同時に性能電力効率の向上も図り、かつコストなどの最小化も図っていくことで競争力を確保する」とキオクシアの技術開発の方向性を説明する一方で、「いくらでも層数が増やせるかというとそういうことはなく、例えば256Gビットのチップで500層とかを作ろうとすると、セルアレイが小さくなりすぎて性能が出せなくなるなどの問題がある。そのため、作るチップの容量ごとに最適な層数が決まってくる。そのためキオクシアとしては、使われるアプリケーションのニーズを考えたラインナップを用意していく」ともする。

ちなみにラボレベルであれば1000層であっても現在でも行けるが、それは歩留まりや性能を度外視した場合であって、量産適用する場合は、それを実現するための設備投資なども考える必要があるため、現時点での現実解ではないとしている。

小容量だが高性能なニーズに応えるXL-FLASH技術

小容量ニーズとしては、DRAMとNANDの中間の速度領域、いわゆるストレージクラスメモリ(SCM)へのNAND技術の適用も期待されている。

この領域のニーズに対して同社はBiCS FLASHをベースに層数の少ない技術ノードを活用しつつ、低レイテンシアクセス、高いIOPS/Wなどといった性能を最大限に引き出すことを可能とした「XL-FLASH」技術も提供してきた。現在、第2世代が商用化されているが、リード時間は一般的なTLCに対して1/8～1/10程度のレイテンシ短縮を実現しているとするほか、IOPS/W性能も512バイトの場合、一般的なTLCと比べて35倍以上の効率を実現したとする。

現在、第3世代の開発が進められており、さらなるリードのレイテンシ改善とIOPS/Wの2.5倍向上などを目指しているという。

キオクシアのフラッシュメモリ製品の今後の方向性。ニーズや目的に応じて別々の技術の活用を図っていくこととなる

こうした高性能な技術の適用先としてはCXL(Compute Express Link)を活用したメモリ拡張であったり、GPUのメモリ拡張などを想定しているとする。

AIデータセンターにおける新たなAIユースケース

CXLメモリ拡張やGPUメモリ拡張は主にAIデータセンターでの活用を想定した新たな用途。AIデータセンターにおいては、大容量ストレージとしての役割のほか、SSDにはそうしたさまざまな新たな用途が生み出されることを期待しているという。

この大容量化ニーズについて、同社はすでに第8世代BiCS FLASHを活用した2TビットQLCチップを32枚積層することで8TBを実現した3D NANDを搭載することで最大245.76TBを実現した大容量NVMeエンタープライズSSD「KIOXIA LC9シリーズ」のサンプル出荷を限定顧客に向けて開始している。

最大245.76TBを実現したエンタープライズSSD「KIOXIA LC9シリーズ」。同シリーズは、FMS 2025のSSD Technology部門にて「Best of Show Award」を受賞した

また、新たなニーズとしては、例えばGPUメモリ拡張は、HBMとは別にGPUと直接データをやり取りするSSDという位置づけとなる。従来のSSDでは処理速度に追いつけず、目安としては最大200M IOPS/GPUの実現と言われているという。

GPUメモリ拡張で求められるニーズと性能

またGPUの近傍キャッシュというニーズも考えられるとする。GPUが処理するデータはネットワーク越しにあるデータレイクに格納され、そこから必要に応じてGPUが引き出しているが、GPUの傍にSSDをおいて、データレイクからまとめてデータを持ってきてSSDに格納しておくことで、データの非効率なやり取りを減らし、システムとしての電力削減や処理性能の向上につなげることが期待されるとする。

GPU近傍キャッシュに対するニーズ。HBFとはまた異なる存在でHBMと共存するものとなる

なお、こうした高性能化の目安となる200M IOPSの実現は一朝一夕には実現できない。そのため同社としても現状の3M IOPS(4KランダムリードIOPS、TLC、PCIe 5.0)から、2026年にPCIe 6.0へとインタフェースの変更、第2世代XL-FLASHの採用、512バイトランダムリードIOPSで10M IOPSの実現、2027年にはPCIe 7.0、第3世代XL-FLASH、512バイトランダムリードIOPSで100M IOPSの実現を目指しており、そうした技術革新の先にある目標だとする。