半導体製造の専門家が製造科学、技術、管理分野の進歩に関する技術的ソリューションを共有することを目的としたIEEE EDS(米国電気電子学会電子デバイスソサイエティ)主催の「第30回国際半導体製造シンポジウム(The 30th International Symposium on Semiconductor Manufacturing:ISSM2024)」が2024年12月に東京で開催された。

この国際会議は、1992年に日本で始まって以来、半導体製造に関するベストプラクティスを共有するユニークな機会を提供し続けている。

今回は、基調講演、チュートリアル、招待論文のほか、一般公募論文の中から採択された36件(ポスター発表6件を含む)が発表された。

基調講演は2日間にわたり6件が開催された。シビ・ジョージ駐日インド大使が、半導体エコシステムにおけるインドと日本の戦略的パートナーシップについて講演し、日本企業のインドへの投資を呼びかけたほか、経済産業省 商務情報政策局 情報産業課 デバイス・半導体戦略室長の清水英路氏が、先端パッケージング技術を含む日本政府の新たな半導体政策について説明した。

また、Preferred Networksの最高研究責任者(CRO)である岡野原大輔氏は、生成AIの登場により、生じているさまざまな可能性と課題について解説。大規模言語モデル(LLM)とAIを活用したシミュレーションを活用して、半導体製造をどのように進化させることができるか、また、将来のAIを実現するためにどのような半導体が求められか議論した。IBM Researchの主管研究員である野上隆氏(元ソニー)は先端2nmロジックの多層配線技術について紹介し、1.4nmおよびその先の多層配線技術開発の課題について語った。NTT物性科学基礎研究所の岡野勝也氏は、同研究所の最近の取り組みとして、光データ処理高速化のためのSiフォトニクスPEC(光電融合デバイス)、グリーントランスフォーメーションに寄与する先端半導体の1つである超ワイドギャップ半導体、APN(Access Point Name))における光技術の限界拡大を可能にするPHz波技術について紹介し、未来を拓くIOWN(Innovative Optical and Wireless Network)構想ついて紹介した。最後は、ULVAC研究開発マネージャーの森川泰宏氏で、プラズマドライエッチングを用いたパッケージングプロセスの正確なビア形成技術として、将来的な擬似モノリシックチップ(QMC)と呼ばれる多層配線に似たチップレットの積層に備えて、深い誘電体ビア(TDV)のエッチング技術を提案した。

注目を集めた先端研究

一般講演では、AIを活用して半導体製造を革新する手法の発表が相次いだ。その中から、最優秀論文1件、優秀論文14件が最終的に選ばれた。中でもキオクシア、東芝、国立台湾大学は、それぞれ2件ずつ選ばれた。これらの論文のうち、特に注目された発表をいくつか紹介しよう。

なお、これらの優秀論文は、米IEEE(電気電子学会)の査読を経てIEEE Transactions on Semiconductor Manufacturing 誌ISSM2024特集号に掲載される。

  • ISSM2024の最優秀論文および優秀論文表彰式

    ISSM2024の最優秀論文および優秀論文表彰式 (出所:ISSM Webサイト)

  • ISSM2024の最優秀論文および優秀論文の一覧

    ISSM2024の最優秀論文および優秀論文の一覧 (出所:ISSM Webサイト)

最優秀論文賞はロームのAI活用による歩留まり分析

最優秀論文(Best of the Best Paper Award)には、ロームの「大規模言語モデルを活用した迅速かつフレキシブルな歩留まり分析」が選ばれた。

半導体製造には複雑な工程がたくさん含まれるため、経験豊富な技術者であっても製造歩留まり低下要因について解析することは困難である。

そこでロームは、「あるパワー半導体製品の特性がある期間悪化した」というような場合について、特定の特性に影響を与える要因を特定するためのフレームワークを提案した。このフレームワークは、入力、選択、分析、解釈の4つのレイヤーで構成されている。選択レイヤーは、LLMを使用してメタデータからカラム属性を推測し、フィルタリングとターゲット識別のための正確なカラム選択を可能にする。解釈レイヤーは、プロセスの詳細と相関結果を組み合わせ、半導体工学の原則に基づいてプロセスの改善やリスクの評価を提案する。このアプローチは、歩留まり解析を改善し、生産データを効果的に解釈するために、LLMをドメイン固有の手法と統合する可能性を示している。

ソニーがディープラーニングで表面欠陥検出を改善

ソニーセミコンダクタソリューションズからは、「ディープラーニングを用いたChip-on-Wafer(CoW)表面欠陥検出の正確さの改善」と題する発表が行われた。

CoWプロセスの品質を確保するためには、高感度での表面欠陥検査が不可欠であるが、ダイシング・ソーティングされたチップ上の微小欠陥を高精度かつ効率的に検出することは、特定の偽欠陥の存在により、ウェハ全体の欠陥検査よりも困難である。今回の研究ではディープラーニングを用いた画像自動分類を適用することで、偽欠陥の検出率を低減し、目的の欠陥のみを検出することに90％以上の正確さで成功したという。

キオクシアがベイズ最適化でプロセス条件を最適化

キオクシアからは、「多目的ベイズ最適化手法を用いた3D NANDフラッシュメモリのウエットエッチング槽の最適化」と「効率的なベイズ最適化のための実験計画法」の2件の発表があった。

近年、半導体製造プロセスの複雑化に伴い、デバイス構造を高精度に最適化する必要性が高まっている。例えば、バッチ式のウェットエッチング装置では、プロセス層内の薬液の流れの不均一性によりウェハのエッチング状態にばらつきが生じることがある。

そこでキオクシアは、多目的ベイズ最適化を利用した革新的な手法を導入し、エッチング液の流速、すなわちエッチング液中のシリコン濃度を精密に制御可能な最適なウェットエッチング槽設計パラメータを導出した。この手法により、流体シミュレーションから得られた数値情報だけでなく、流体シミュレーション画像を用いてベイズ最適化を実施し、エッチング槽デザインを最適化し、実ウェハ実験を行うことなく、短期間でエッチング槽デザインを最適化できるようになった。

キオクシアのもう1つの発表は、ベイズ最適化での試行回数を削減することを目的とした新たな初期実験計画法の提案。300mmウェハでの高アスペクトホールドライエッチングプロセスおいて、エッチング面内均一性に影響を与える可能性のある複数の実験パラメーターを用いて、この初期実験計画法で導出した条件で初期実験を行い、ベイズ最適化で条件探索を行うことで、エッチング面内均一性が最適化されるまでの実験試行回数が、大幅に削減可能となることを示した。

東芝がドメイン知識の移転学習による仮想計測を発表

東芝は、マシンラーニングの一種であるドメイン知識の移転学習による仮想計測(VM)の手法について発表した。

仮想計測(VM)は半導体製造において、センサーデータを用いてウェハの特性を予測するために不可欠である。しかし、高次元や非定常性などの問題により、正確なVMを構築することは困難である。それに対して東芝は、回帰モデルに領域知識を組み込んだ新しい手法である「重み付け転送ラッソ回帰(least absolute shrinkage and selection operator、Lasso:LASSO)」を提案した。

反応性イオンエッチングデータを用いた実験により、従来の手法と比較して精度と一貫性が向上していることを実証し、信頼性の高いVM更新の可能性を強調した。

このほか、デジタル技術の進展で、半導体製造でもデジタルツインにより生産管理の効率化の動きがある中で、トヨタグループの豊田中央研究所は、半導体製造プロセスにおけるデジタルツインモデリングに関して発表を行った。

これらのように、日本の半導体業界でもAIを積極的に活用して半導体製造を革新する動きが出てきた。このほか、純水中の極微量金属汚染による酸化膜表面付着挙動(オルガノ)、酸化・成膜用縦型炉の生産性を向上させるための温度制御の高速化と高精度化(東京大学、最優秀学生論文賞受賞)など、半導体プロセス最適化や効率化に関する発表も相次いだ。