2025 IEEE Symposium on VLSI Technology & Circuitsプレビュー(3) テクノロジー分野における新規プロセス・デバイスとメモリ分野の注目論文

前回は、先端CMOSロジックとイメージセンサに関する注目論文を4件紹介した。続く今回は新規プロセス・デバイスに関する注目論文を3件とメモリに関する注目論文を4件紹介する。

新規プロセス・デバイスに関する注目論文

Process and Materials for CMOS Scaling and New Devices(性能と信頼性向上のためのInGaOxの選択結晶化によるゲートオールアラウンドナノシート酸化物半導体トランジスタ) (論文番号:T6-3)

東京大学は産業技術総合研究所(産総研)、奈良先端科学技術大学と共同で、ALD成膜による結晶化InGaOxをチャネル材料とするトランジスタを試作し、従来のアモルファス材料に比べて顕著な移動度の向上を実現するとともに、移動度とバイアスストレス信頼性が最も改善する最適な組成比を見出したことを報告するという。

さらに、結晶化InGaOxをナノシートチャネルとするゲートオールアラウンド(GAA)構造トランジスタのプロセスフローを開発し、試作を行った結果、ノーマリーオフ動作かつプレーナー型トランジスタより高いバイアスストレス信頼性を実現したことも報告する予定。この研究成果は、酸化物半導体トランジスタの微細化を推し進める技術として期待される。

今回の研究で試作されたGAA型ナノシート酸化物半導体トランジスタの断面TEM像。右図は左図の拡大画像 (出所:VLSIシンポジウム委員会、以下すべてのスライド同様)

Process and Materials for CMOS Scaling and New Devices(インタフェース双極子エンジニアリングによって可能となる酸化物半導体2Tゲインセルの直交VTチューニング) (論文番号:T19-1)

米スタンフォード大学とTSMCは、酸化物半導体FETのしきい値電圧を調整するための独立したプロセスとして、ゲート絶縁体のインタフェースエンジニアリングを実証したことを報告する。

インジウム-タングステン酸化物(IWO)FETに対するインタフェース双極子エンジニアリングを活用することで、HfO^{2と比較して450-500mVのしきい値電圧の増加が達成され、85℃から極低温までΔVtを維持したという。}

今回の研究(酸化物半導体)のプロセスフロー、断面TEM像、元素分析

Demonstration of Tungsten-Doped Indium Oxide MOSFETs with 3 Angstrom EOT, Improved Stability and High On-Current(3オングストロームEOT、改善された安定性および高いオン電流を持つタングステンドープインジウム酸化物MOSFETの実証) (論文番号:T1-3)

米ジョージア工科大学とSamsung Electronicsは、WドープIn₂O₃(IWO)チャネルMOSFETにおいて高いオン電流と安定性の改善を実証したことを報告する。

HfO₂-ZrO₂-HfO₂(HZH)ラミネートゲート絶縁膜を用いることで、EOTを0.3nmまでスケーリングし、244μA/μmと高いオン電流を実現したとする。さらに、HZHゲートスタックを用いることで、正および負のバイアス不安定性を効果的に抑制。HZOゲートスタックを用いたIWO MOSFETはBEOLプロセスを利用した信頼性の高い3次元集積回路の開発への道を開く可能性があるとしている。

(左)Lch = 50nm、3.5nm膜厚IWOチャネル、2nm膜厚HZHゲートスタックを有するMOSFETの断面STEM像。(右)HZHスタックにおけるHfO₂/ZrO₂/HfO₂の膜厚比率

メモリに関する注目論文

Highly Scalable and Reliable Cell Characteristics for 1Tb 9th Generation 3D-NAND Flash Memory(1Tビット第9世代の3D NANDフラッシュテクノロジーのための高いスケーラビリティーと信頼性のあるセル特性) (論文番号:T1-5)

Samsung Electronicsは、286層の第9世代 3D NANDフラッシュメモリについて発表する。アグレッシブな寸法スケーリングにより、ビット密度は前世代に比べて50％向上したとする。また、高度なONO材料エンジニアリングにより、スケーリングによる信頼性劣化の懸念を克服し、最小のセル容量で信頼性の高い3D NANDを実現したとしている。

第6世代から第9世代までの各世代の3D NANDフラッシュメモリの断面SEMとユニットセルサイズ

1T1C 3D HZO FeRAM with High Retention (>125°C) and High Endurance (>1E13) for Embedded Nonvolatile Memory Application(不揮発性混載メモリアプリケーションのための高いRetention特性(>125℃)および高いEndurance耐性(>1E13)を持つ1T1C 3D HZO FeRAM) (論文番号:T6-5)

中Huaweiは、ハフニウムジルコニウム酸化物(HZO)材料を用いた高性能1T1C 3D FeRAMテストチップについて発表する。

このテストチップは、7nm厚のHZO膜で構成されたトレンチ構造の強誘電体キャパシタ(FeCAP)を40nm CMOSプラットフォーム上に形成し、125℃の環境で10年間のデータ保持と安定動作を実現している。また、新しいスタック設計により、HZOフィルムの両側に欠陥シールド層(DSL:defect shielding layers)を配置したことで、強誘電体メモリの一般的な課題である劣化、インプリント、ピンチ現象を効果的に抑制したともしている。

メモリアレイは、32Mビットの容量を持ち、-5.2σ(0.1ppm)においても約340mVのメモリウィンドウを示し、10¹¹回の書き込みと10¹³回の読み出しおよび125℃での高温ベーキング後も200mV以上のメモリウィンドウを保持するという。これらの成果は、次世代の組み込み型不揮発性メモリ(eNVM)アプリケーションにおける、eFlash置き換えの可能性を高めることとなるという。

(上)今回発表の3D FeRAM模式図とTEM断面図、(下)同メモリの保持特性

Voltage Reduction (1.4V) and Array Scaling (41nm) of Ferroelectric NVDRAM for Low-Power and High-Density Applications(低消費電力、高密度を実現する低動作電圧(1.4V)、高密度セルアレイ(41nm)強誘電体NVDRAM) (論文番号:T6-2)

Micron Technologyは前世代よりx方向とy方向のピッチを41nmに縮小して、より薄い5nm強誘電体膜、1.4Vという低い動作電圧の第2世代NVDRAMを開発したことを発表する。

フルチップデータとして、10¹⁰書き換え回数において-4σで250mV以上のメモリウインドウを確保した高密度1T1C強誘電体メモリ技術を実現したとする。複数の材料や電気特性の調整により高密度で高いパフォーマンスを維持することに成功したという。。

(左)セルトランジスタのTEM断面写真、(右)95℃、1.4V動作電圧における5nmの強誘電体膜の書き換え耐性

Integration of 0.75V VDD Oxide-Semiconductor 1T1C Memory with Advanced Logic for An Ultra-Low-Power Low-Latency Cache Solution(動作電圧0.75V 酸化物半導体1T1Cメモリと先端ロジックの統合による超低消費電力・低レイテンシーキャッシュソリューション) (論文番号:T2-1)

TSMCは、先端ロジックと酸化物半導体メモリの一体化の実証に成功したことを発表する。このメモリアレイは完全に配線(BEOL)に埋め込まれており、酸化物半導体チャネルセレクタと低温プロセスキャパシタを特徴としている。この先端ロジック互換BEOLメモリ技術は、SRAMよりも高密度で、カスタマイズ可能な超低消費電力、低レイテンシのキャッシュソリューションを提供しているという。