imecがCMOS 2.0に至るロジック集積化の道筋を解説 - ITF Japan 2025

imecの年次イベントが東京で開催

ベルギーimecが11月10日、東京で年次イベント「imec Technology Forum(ITF) Japan 2025」を開催し、先端研究活動に関心を寄せる約500名が参加した。

ITF Japan　2025の基調講演に登壇したimec社長兼CEOのルーク・ファン・デン・ホヴ氏 (著者撮影)

imec社長兼CEOのルーク・ファン・デン・ホヴ氏が基調講演に登壇。「イノベーションを加速し、次世代AIを実現することで、私たちの繁栄を未来につなげるときが来た」と題して講演を行ったが、内容としては、5月にベルギーで開催されたITF World 2025の基調講演とほぼ同じであった。

CMOS 2.0の実現に向けた取り組みを進めるimec

次にimecのDTCO(デバイス・テクノロジー同時最適化)プログラムマネージャであるA. Farokhnejad(ファロクネジァド)氏と研究開発担当副社長のJ. Ryckaert(リッカート)氏が「CMOS 2.0を目指して:クロス・テクノロジーの同時最適化のフレームワーク」と題して、複数のテクノロジーの同時最適化フレームワークを通じて集積化をさらに前進させてCMOS 2.0に至るロジック集積化の道筋についての解説を行った。

CMOS 2.0に向けた取り組みに関する講演のタイトル画面 (出所:ITF Japan 2025発表資料、以下すべて)

「CMOS 2.0」というのは、2次元の微細化の物理的限界を克服して集積度を上げるために、機能の異なるいくつかのCMOSチップレット(メモリ、ロジック、裏面電源供給回路網、I/Oなど)を垂直に積みあげてパッケージングした3D CMOS集積回路構造のことである。

CMOS 2.0のイメージ。複数の異種チップレットを垂直に集積した構造となる

半導体の歴史をけん引してきたトランジスタ搭載数の増加

講演内容としては、VLSIの黎明期である1970年までさかのぼり、プロセッサの集積度向上(半導体チップに搭載したトランジスタ数増加)の歴史を振り返るところからスタート。アーキテクチャの工夫やデバイスならびにプロセス技術の進歩により、集積度は継続的に増加してきたことが示された。1971年に登場した世界初の商用マイクロプロセッサ(MPU)であるIntel 4004に集積されたトランジスタ数は2300ほどであったが、1986年に登場したIntel 80386では百万個のトランジスタを搭載するまでに進化。その後もアーキテクチャの工夫やデバイス・プロセス技術の進歩により、集積度は継続的に増加してきており、最近のNVIDIAのデータセンター向けAI/HPC用GPU「B100」では2億個に到達したが、プロセスの微細化が物理的限界を迎えつつあることから、さらなる集積度の向上には2.5Dや3Dなどの先端パッケージング技術が採用されるようになってきた。

プロセッサの集積度(トランジスタの搭載数)向上の歴史

1970年から2025年に至るVLSIの集積度向上(搭載トランジスタ数の増加)を示す年表

集積回路の集積度向上については、過去に何度も壁が立ちはだかってきたが、その都度、アーキテクチャとテクノロジーの複雑さのバランスを見出そうと努力しながら進化してきた歴史がある。これはシステム・テクノロジー同時最適化(System Technology Co-Optimization:STCO)であるといえすが、今後の帯域幅の壁を乗り越えるためにはAI主導のアーキテクチャとICの3次元化、つまりヘテロジニアス集積(HLSI)とのSTCOが必要となってきているとする。

STCOによって節目ごとに集積化を阻む壁を打破

AI時代に求められる半導体の高集積化技術

こうした半導体の進化を現在けん引しているのがAI半導体で、世界の半導体売上高に占める割合が2030年に向けて急速に増加する見込みである。これはAIが今以上に半導体エコシステムの主導役になるということで、将来のAIコンピューティングシステムの継続的なスケーリングを実現するためには、高密度パッケージング内での複数の技術を用いた異種チップレットの集積が重要になってくるという。