IEDM 2024プレビュー - 世界中から270件の先端半導体技術が発表される国際会議が7日より開催

IEEE主催の半導体の国際会議「International Electron Device Meeting (IEDM)2024」が2024年12月7日～11日にかけて米国カリフォルニア州サンフランシスコで開催される。

70周年記念となる今回は、「Shaping Tomorrow's Semiconductor Technology(明日の半導体技術を形成する)」をメインテーマに、TSMC、Intel、Samsung、キオクシア、ソニーなどの名だたる半導体メーカーをはじめとして、世界中の半導体研究者・技術者により270件の講演が行われるほか、基調講演やチュートリアル、パネル討論などさまざまなイベントが行われる予定。

今回のIEDM 2024は特に、AIがらみの講演が目立ったものとなっているが、基調講演としては、以下の3件が行われる。

TSMCのEVP兼共同COOであるY-J.Mii氏による「半導体産業の将来展望と新たに開拓する技術」
AMDのSVPであるMark Fuselier氏による「エネルギー効率の高いアーキテクチャでAIを進化させる:ファブプロセス、パッケージング、システム集積の技術革新」
WolfspeedのCTOであるElif Balkas氏による「持続可能なソリューションを目指し、SiCを用いてパワーエレクトロニクス革命を起こす」

また、以下の6件のチュートリアル(教育的な講義)も行われる(カッコ内は講師の所属先)。

ウェハレベル集積技術(TSMC)
微細化CMOS技術(Intel)
AIのエネルギー効率と性能を向上させるためのフォトニクスの実装(カリフォルニア大学)
ゲート絶縁破壊の信頼性(IBM)
EUVリソグラフィ(ASML)
エネルギー効率の高い書き換え可能な磁気イオ二クス(ジョージタウン大学)

さらに、ショートコースとしては「AIシステムと次なる飛躍」と「AI時代のロードマップを形成する技術革新」2テーマが取り挙げられる。いずれもAIがらみのテーマである。

注目されるテーマを集中的に議論するフォーカスセッションは以下の5テーマが取り上げられる。

AIメモリ:技術とアーキテクチャ
ヒューマンインタフェースのための新しい神経インタフェース技術
先端半導体デバイスとパッケージング
半導体技術の最大かつ最良の革新:過去から未来へ
新しいパワーエレクトロニクスデバイスと持続可能な社会目指した集積

スケジュールとしては9日の午前に3件の基調講演が行われた後、一般講演として、同日午後から11日まで2日半にわたって毎日9セッションが同時並行で行われる。そのため、参加者が聴講できるのはごく一部である。

注目される発表の一部を挙げると、TSMCによる2nm CMOSロジックプラットフォーム、Intelによる極限のナノシートGAAトランジスタ、キオクシアとNanyaの新構造DRAM、ソニーのカラーイメージングと測長を同時に行える新型CMOSイメージセンサ、Samsung Electronicsのセレクタオンメモリ用の効率的な材料選択手法、バージニア工科大学の250℃で駆動する新しいパワー半導体デバイスなどがある。

IEDMプログラム委員会によるハイライトペーパー

IEDMプログラム委員会では、注目される講演17件をハイライトペーパーとして内容の一部を事前に公開しているが、今回はその中から著者が注目する5件の論文を紹介する。

TSMCが2nm CMOSロジックプラットフォーム技術を公開

Paper #2.1, “(2nm Platform Technology Featuring Energy-Efficient Nanosheet Transistors and Interconnects Co-Optimized with 3DIC for AI, HPC and Mobile SoC Applications,” G. Yeap et al, TSMC

半導体業界をリードするTSMCの研究者が世界で最も先進的なロジックテクノロジーを発表する。これは、AI、モバイル、HPCアプリケーションでのエネルギー効率の高いコンピューティング向けに設計された、同社が近く量産する予定の2nm CMOS(N2)プラットフォームである。このプラットフォームは、現在生産されている先進的なロジックテクノロジーである同社独自の3nm CMOS(N3)プラットフォームと比べて、1.15倍以上のチップ密度で15％の速度向上(または30％以上の電力削減)を実現するという。

N3EデバイスとN2デバイスの消費電力と速度の比較 (出所:IEDM 2024講演資料、以下すべて同様)

このN2プラットフォームは、GAAナノシートトランジスタ(これまで報告された中で最も高密度のSRAMマクロ、約38Mb/mm²) を備えたミドル/バックエンドオブライン相互接続を特徴としている。

総合的なシステム・技術同時最適化(STCO)アーキテクチャにより、優れた設計柔軟性が実現している。このアーキテクチャには、スケーラブルなCuベースの再配線層とフラットパッシベーション層(パフォーマンスの向上、堅牢なCPI、シームレスな3D統合)、およびシリコン貫通ビア(TSV)、(F2F/F2Bスタッキングによる電源/信号用) が含まれている。研究者らによると、N2プラットフォームは現在リスク生産段階にあり、2025年後半に量産開始の予定であるほか、N2P(N2の5％速度向上バージョン)は、2025年に認定を完了し、2026年に量産開始を予定している。

Intelが極限までスケーリングされたナノシートGAAトランジスタを発表

Paper #2.2, “Silicon RibbonFET CMOS at 6nm Gate Length,” A. Agrawal et al, Intel

Intelの研究者らは、シリコンが将来のテクノロジノードに必要な極限のゲート長スケーリングを今後もサポートできることを示す。研究者らは6nmゲート長、45nmコンタクトポリピッチ(CPP、隣接するトランジスタゲート間の間隔)のRibbonFET CMOSトランジスタ (Intel独自の用語ではナノシートGAA)の構築方法について説明する。

このトランジスタは、電子移動度(電子が材料内を移動する速度)を低下させることなく構築できる。研究者らは、3nm Tsi(シリコン厚)までは電子移動度が低下しないことを示し、それ以下では表面粗さによる電子散乱が問題となる。研究者らは、巧妙な仕事関数エンジニアリングにより、これらのゲート長で極めて低いしきい値電圧で、良好な短チャネル制御(<4nm Tsiで≤100mV/V)を実現した方法について説明する。この研究は、3nmがRibbonFETの実用的なスケーリング限界であることを示すものだという。

ゲート長6nmのリボンFETのシリコン厚とDIBL(Drain-Induced Barrier Loweringドレイン誘起障壁低下)の関係

キオクシアとNanyaが共同で新タイプのDRAMを発表

Paper #6.1,“Oxide-Semiconductor Channel Transistor DRAM (OCTRAM) with 4F2 Architecture,” S. Fujii et al, Kioxia Corp./Nanya Technology Corp.

DRAMは電子機器における主力メモリであるが、従来のシリコンによる6F2 DRAMメモリセルの極めて小さな特徴をパターン化し、近くのセルからの「ロウハンマー(row hammer)」電気干渉を抑制することが大きな課題となっている。

ロウハンマーとは、複数のメモリセルから電荷が漏れ出し、メモリセル間で電気的な相互作用が起きるために、元のメモリアドレスで指定されていない近くの行の内容が変化する可能性があるという現象(行間干渉)である。この課題を克服するために、業界ではさまざまな材料を使用した高密度の4F2 DRAM設計の開発が積極的に行われている。キオクシアが率いるチームは、GAA IGZO垂直チャネルトランジスタ(VCT)と、熱に敏感なトランジスタを高アスペクト比のコンデンサの下部ではなく上部に配置する新しいタイプの4F2 DRAMについて説明する。これにより、下部のBEOL処理による熱の影響が軽減される。垂直アーキテクチャでは、アクティブ領域が隣接セルと共有されないため、ロウハンマー干渉も完全に抑制される。InGaZnO VCTは、15μA/セル以上のオン電流と1aA/セルのオフ電流を達成したという。研究者らは、この技術を使って275Mビットのアレイをうまく構築することでこの技術を実証し、将来の高密度、低電力DRAM技術の可能性を示すという。

(a) 酸化物半導体チャネルトランジスタDRAMの概略図。InGaZnO VCTは、シリコンベースの4F2 DRAMデバイスとは異なるアーキテクチャスキームで、コンデンサアレイ上に集積されている。(b) InGaZnO VCTテスト構造の断面TEM画像。右側には、DRAMアプリケーションに必要な主要な技術が説明されている。ゲート酸化物とInGaZnOは直径26nmの垂直穴に形成された。(c) 高アスペクト比コンデンサ上のInGaZnO VCTを示す断面TEM画像

SamsungがSOM材料選択を例に半導体研究開発の生産性向上策を発表

Paper #17.1, “Ab-initio Screening of Amorphous Chalcogenides for Selector-Only Memory (SOM) through Electrical Properties and Device Reliability,” H.-J. Sung et al, Samsung

セレクタオンリーメモリ(SOM)技術への関心は、DRAMのような読み取り/書き込み速度と不揮発性動作を組み合わせる可能性から高まっている。

SOMはクロスポイントメモリアーキテクチャに基づいており、メモリセルはトランジスタとコンデンサではなく、互いに交差する積層電極のアレイから構成されている。デジタルの「1」と「0」のビットは、電極間のアモルファスカルコゲナイド誘電体材料の抵抗を変更することで作製される。セレクタは、目的のメモリセルを選択するために使用されるコンポーネントである。近年、カルコゲナイドベースのセレクタ(つまり、Ovonic Threshold Switching(OTS)デバイス) は、セレクタとしてだけでなく、メモリセル自体としても機能できることが認識されている。

現在まで、SOMアプリケーション用のアモルファスカルコゲナイド材料は、Ge、As、Seカルコゲナイドに限られている。しかし、カルコゲナイドは他にも存在し、より高密度で高速、信頼性が高く、電力効率の高いデバイスを実現する可能性のあるカルコゲナイドの組み合わせは4000種類ほどある。

実験デバイスを構築して最適な候補を見つけるには、かなりの時間と費用がかかる。代わりに、Samsungの研究者は、さまざまな材料の組み合わせの可能性を理解するために、広範囲にわたる「ab initio」(ゼロからの)コンピュータモデリングを実施した。

セレクタとメモリの特性を同時に最適化しながら、しきい値電圧ドリフトとメモリウィンドウのドリフト(デバイスの「オン」状態と「オフ」状態の間の電圧差)を調べることで、主要なスクリーニングパラメータを確立した。モデリングは、結合特性、熱安定性、電気特性、デバイスの信頼性を考慮する形で行われ、この体系的なアプローチにより、研究した3888の可能性の中から、物理実験で使用する有望な材料候補を18種類特定することができたという。この方法論は、今後、他のデバイスアプリケーションの候補材料を見つけるために使用されることが期待されるという。

SOMアプリケーションに適したアモルファスカルコゲニド材料を特定するための4段階(結合特性、熱安定性、電気特性、デバイスの信頼性)のスクリーニングプロセス

カラー画像と測長情報取得を1チップで実現したCMOSセンサ

Paper #41.6, “A Color Image Sensor Using 1.0μm Organic Photoconductive Film Pixels Stacked on 4.0μm Si Pixels for Near-Infrared Time-of-Flight Depth Sensing,” T. Ohkubo et al, Sony

近年、従来のカラー(RGB)イメージセンサと並んで、測距(距離)イメージセンサの使用が拡大している。例えば、多くのスマートフォンは、両方のタイプを搭載している。これにより、3Dイメージングやボケ効果のコントロール(背景を意図的にぼかすことで、美しく印象的な写真を撮ること)などが可能になる。このようなアプリケーションはさらに成長すると予想されている。

現在、RGB画像と測距情報は一般的に別々のセンサで取得されている。これは、視差(つまり、両方のセンサが平行な視線で対象物を見ていない)のために画像の一部が隠れてしまうオクルージョンのような問題を引き起こす。また、2つのセンサを持つことは、モバイル機器にとって不利な大きなフットプリントにもつながる。

ソニーの研究者は、1チップでRGB画像と測距情報の両方を、両者の干渉なしに取得する方法について説明する。研究チームは、RGBピクセル(可視光を吸収するパンクロマチック有機光導電フィルム製)を近赤外(NIR)間接飛行時間(iToF)Siピクセルに積層した。RGB画素は1.0μmのベイ画素(カラーフィルター)、測距画素子は4.0μmのiToF画素である。有機光導電膜はRGB画素との近赤外波長混色を抑制するように設計され、透明配線とRGBフィルターはiToF画素との混色を抑制し、高い量子効率を確保した。このセンサは、可視光と近赤外光の両方の条件下で、色再現性が良く、高解像度のRGBと測距情報を視差なしで同時に取得することを実証した。