imecがロジック向け微細化ロードマップを更新、ASMLが超高NAのEUV装置の開発を開始

imecは5月下旬にベルギーにて開催した創業40周年記念イベント「ITF(imec Technology Forum)World 2024」において、開口数=0.75のHyper-NA(超高NA)EUVリソグラフィの採用を含む2039年に至るロジックデバイスのロードマップを公開した。また、併せてパートナーであるASMLの前社長兼CTOのMartin van den Brink氏が、開口数NA=0.75の超高NA EUV露光装置を開発中であることを明らかにした。

NA=0.75の超高NA EUVシステムは、Intelが他社に先駆けて2023年末に導入したNA=0.55の高NA EUV露光装置の後継に位置づけられるもの。imecのVan den hove CEOは、2039年に至る最新のロジックデバイスの微細化ロードマップについて、ナノシートが(imecの研究パートナーのTSMCなどで)2025年に量産導入されるほか、CFET(相補型FET)が2031年、2D FET(2次元材料をチャネル領域に採用したFET)などのまったく新しい材料・構造を採用したFETが2037年ごろに生産適用されるとの予測を示している。また、第一層メタルのパターニングに関しては、2025年までは、NA=0.33nmのEUV露光装置にてメタルピッチ22nmまでパターニング、それ以降はNA=0.55の高NA EUVに移行するとしたほか、メタルピッチ16-12nm以降は、歩留まり低下をもたらすダブルパターニングを避けシングルパターニングを行うためにはNA=0.75の超高NA EUVに移行する必要があるとの見方を示す。

imecのロジックデバイス微細化ロードマップ最新版 (出所:imec)

チップのインターコネクト配置に関しては、N2(いわゆる2nmプロセス)から裏面電力供給網を配置し、表面は信号伝達の配線のみとする見通し。A7プロセスから、p-チャネルFETとn-チャネルFETを上下に配置したCFET構造となるため、表面信号伝送網、裏面電源供給ネットワークに加えて、裏面にも信号伝送網を配置するようになるとする。

CFETにおける表裏両面の信号伝送網と裏面電源供給網(模式図) (出所:imec)

表面と裏面の両側に信号ネットワークへのコンタクトがあるCFETテストチップの断面TEM像 (出所:imec)

ASMLが開発に挑むNA=0.75の超高NA EUV

また、同イベントに登壇したASMLのMartin van den Brink氏もimecのロードマップを触れ、今回、初めてASMLやimecがロジックロードマップに対してHyper NA EUVリソグラフィを登場させたとし、今後の露光コストを低減させ、露光工程を持続可能な技術として維持するためにDUVおよびEUVリソグラフィのスループットを毎時400〜500枚まで引き上げたいと述べている。

各種露光装置のスループット(ウェハ/時)の過去の推移と今後の予想 (出所:ASML)

この開発を進めているとする超高NA EUVは、開口率(NA)を高NAとされる0.55から、さらに0.75へと向上させることでチップ上のトランジスタ密度を現在の限界を超えて増加させることを可能とし、これまで以上に複雑な高集積チップ設計へ道を拓くことになるとする。

マスク使用工程数の増加とウェハ当たりのパターニングエネルギーの推移。NAを増加させることにより使用マスク数の増加を抑え、パターニングエネルギーを抑制できる (出所:ASML)

なお超高NA EUVの実用化までには、レンズ、極端紫外線照射系、レジストはじめさまざまな課題を解決しなければならないとしているが、すでにimecでは、コンピュータシミュレーションによる超高NA EUV露光装置の開発に着手しているほか、光学機器メーカーである独Carl Zeissもレンズ設計を進めており、ASMLとしては2030年ごろに先端半導体メーカーに検討用モデルを提供できるにしたいとしている。