東芝は12月6日、同社が開発を進める20nmプロセス世代以降の低消費電力・高性能LSIの実現に向けた次世代トランジスタ構造の候補である立体構造トランジスタ「ナノワイヤトランジスタ」において、歪み印加技術によってオン電流を従来比58%向上できることを実証したことを明らかにした。同成果は、12月6日から米国・サンフランシスコで開催される半導体デバイスに関する国際学会「IEDM 2010」で、12月8日(現地時間)に発表される。

ナノワイヤトランジスタは、トランジスタのチャネル部がナノメートル級の細いワイヤ形状のシリコンからなるトランジスタ(MOSFET)。細線状のチャネルをゲートが取り囲む構造のためにゲートによる制御性能が向上して、短チャネル効果によるオフ時リーク電流の抑制が可能という特長を有する。その一方で、オン電流が低いため、同社ではオン電流を向上させるための技術開発を進めており、2010年6月にゲート側壁加工の最適化と結晶方位の回転によりオン電流を向上する技術を開発したが、実用化に向けてはさらなるオン電流の向上が求められていた。

シリコンナノワイヤの基本構造

今回同社が開発したトランジスタは、トランジスタにおける性能向上技術である応力印加手法の1つ「ストレスメモライゼーション技術(SMT)」をナノワイヤトランジスタに適用した。同技術は、ゲート電極からチャネルに応力を印加することで、ナノワイヤチャネルの結晶を歪ませ、これにより、チャネル中のキャリア移動度を向上し、オン電流を向上させることが可能となる。

今回作製したトランジスタ/SMTの概要

今回作製したトランジスタでは、n型トランジスタのオン電流が、オフ電流100nA/mmのもとで従来比58%向上を実現しており、これにより、ナノワイヤ構造にした方がSMTの効果が増すことが確認され、ゲート電極からの応力印加がナノワイヤトランジスタにおいて有効であることが実証されたこととなる。

SMTによるナノワイヤトランジスタのオン電流向上

なお、同社では今後、同年6月に開発したゲート側壁加工技術と今回のストレスメモライゼーション技術を、より絶縁膜を薄くしたトランジスタに適用することで、従来比で2倍以上のオン電流を実現するトランジスタの開発を目指すとしている。